JPS625375B2 - - Google Patents
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- Publication number
- JPS625375B2 JPS625375B2 JP53150750A JP15075078A JPS625375B2 JP S625375 B2 JPS625375 B2 JP S625375B2 JP 53150750 A JP53150750 A JP 53150750A JP 15075078 A JP15075078 A JP 15075078A JP S625375 B2 JPS625375 B2 JP S625375B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- gate element
- gate
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
本発明はＪ−Ｋフリツプフロツプの機能を有
し、エツジ・トリガード形式で伝播遅延時間の短
いフリツプフロツプ回路に関するものである。 フリツプフロツプ（以下Ｆ・Ｆと略す）には
種々の形式のものが知られている。Ｊ−Ｋ形Ｆ・
Ｆは、ある時刻Ｔoにおいて２つのデータ入力が
同時にハイレベルになつたとき、次の時刻Ｔo+1
における出力が、時刻Ｔoにおける出力を反転し
たものとなるＦ・Ｆである。このようなＪ−Ｋ形
Ｆ・Ｆの機能を有し、かつクロツク入力の前縁で
出力が反転するエツジ・トリガードＦ・Ｆの形式
であつて、しかもスイツチング速度の早いものは
従来知られていなかつた。 エツジ・トリガードＤ形Ｆ・Ｆは、使用ゲート
数が少く伝播遅延時間が短い長所を有するが、Ｊ
−Ｋ形Ｆ・Ｆとしての機能を持つていない。これ
に対してマスタ・スレーブＪ−Ｋ形Ｆ・Ｆは動作
が安定しているが、使用ゲート数が多く伝播遅延
時間が長い欠点を有する。 本発明の目的は、エツジ・トリガードＪ−
KF・Ｆの機能を有し、しかも使用ゲート数が少
く伝播遅延時間が短いＦ・Ｆ回路の新しい形式を
提案することにある。この目的を達成するため本
発明のフリツプフロツプ回路においては、クロツ
ク信号を反転するインバータ；第１のデータ入力
信号と前記インバータの出力信号と第３のゲート
素子の出力信号と第５のゲート素子の出力信号と
に結合された第１のゲート素子；第２のデータ入
力信号と前記インバータの出力信号と第４のゲー
ト素子の出力信号と第６のゲート素子の出力信号
とに結合された第２のゲート素子；前記第１のゲ
ート素子の出力信号とクロツク信号とに結合され
た第３のゲート素子と、前記第２のゲート素子の
出力信号とクロツク信号とに結合された第４のゲ
ート素子とを互いに他の出力が入力に結合される
ように交叉接続してなる第１のラツチ回路；第３
のゲート素子の出力に結合された第５のゲート素
子と、第４のゲート素子の出力に結合された第６
のゲート素子とを互いに他の出力が入力に結合さ
れるように交叉接続してなる第２のラツチ回路と
からなり、前記各ゲート素子がNAND回路または
NOR回路のいずれか一種類であることを特徴と
している。 以下、実施例について説明する。 第１図は本発明のフリツプフロツプ回路の一実
施例の構成を示す回路図である。本実施例は
NANDゲートを用いて本発明のフリツプフロツプ
回路を構成した場合を示し、TTL素子として特
に適している。同図において１，２，３，４，５
および６はNANDゲート、７はインバータであ
る。８，９はそれぞれデータ入力端子、１０はク
ロツク入力端子、１１，１２はそれぞれ出力端
子、１３はプリセツト端子、１４はクリア端子、
１５，１６，１７および１８はそれぞれゲート
１，２，３および４の出力ライン、１９はインバ
ータ７の出力ラインである。なお以下、論理レベ
ルハイを“Ｈ”、ローを“Ｌ”と略す。 第２図は第１図に示された回路において、端子
１３における信号、端子１４における信号
がともに“Ｈ”、端子８における信号Ｋ、端
子９における信号Ｊがともに“Ｈ”である場合
に、端子１０における信号CLKが交互に反転し
た場合の動作、すなわちトグル動作の場合の各部
の動作状態を示すタイムチヤートである。以下こ
の場合を代表として本回路の動作を説明する。な
お同図において１はクロツク入力端子１０の信号
CLK、２はライン１７における信号Ｃ、３はラ
イン１８における信号Ｄ、４は出力端子１１の信
号Ｑ、５は出力端子１２の信号、６はライン１
９における信号、７はライン１６における
信号Ｂ、(8)はライン１５における信号Ａをそれぞ
れ示している。 まず初期状態として各信号が、Ｊ＝Ｋ＝“Ｈ”、
＝＝“Ｈ”、CLK＝“Ｌ”、Ｑ＝“Ｌ”、
＝“Ｈ”とすると、このときＣ＝Ｄ＝Ａ＝“Ｈ”、
Ｂ＝“Ｌ”である。この状態は第２図においてタ
イミングで示されている。 この状態からクロツク信号CLKが反転して
CLK＝“Ｈ”になると、ゲート３の入力がオール
“Ｈ”となるので信号Ｃは反転してＣ＝“Ｌ”とな
り、またゲート７の出力も反転して＝“Ｌ”
となる。この状態は第２図においてタイミング
で示されている。 次に信号Ｃはゲート５の１入力に加えられてい
るので、Ｃ＝“Ｌ”となつたことによつて信号Ｑ
は反転してＱ＝“Ｈ”となり、また信号はゲ
ート２の１入力に加えられているので＝
“Ｌ”となつたことによつて信号Ｂは反転してＢ
＝“Ｈ”となる。この状態は第２図においてタイ
ミングで示されている。 さらに信号Ｑはゲート６の１入力に加えられて
いるので、Ｑ＝“Ｈ”となつたことによつて信号
は反転して＝“Ｌ”となる。この状態は第２
図においてタイミングで示されている。 なお以上のうちタイミング以後は、信号
＝“Ｌ”（信号CLK＝“Ｈ”）であり、この状
態ではデータ入力は禁止状態となつて、信号Ｊお
よびＫとしていかなる信号が来ても、出力信号
Ｑ，には変化が生じない。この期間は第２図に
おいてａで示されている。 次にクロツク信号CLKが反転してCLK＝“Ｌ”
となると、信号CLKはゲート３の１入力に加え
られているので、信号Ｃは反転してＣ＝“Ｈ”と
なり復旧する。また信号CLKの反転により信号
も反転して＝“Ｈ”となり復旧する。こ
の状態は第２図においてタイミングで示されて
いる。なお信号＝“Ｈ”となつたことによ
り、ゲート１および２はそれぞれ信号ＪおよびＫ
を読み込まれることが可能な状態になる。この期
間は第２図においてｂで示されている。 さらに信号＝“Ｈ”となつたことによりゲ
ート１の入力はオール“Ｈ”となるので信号Ａは
反転してＡ＝“Ｌ”となる。この状態は第２図に
おいてタイミングで示されている。 以上のタイミングないしの動作がクロツク
信号CLKの１サイクル分の動作であり、タイミ
ングの状態を再び初期状態′として開始する
ことによつて、同様にしてクロツク信号CLKの
次の１サイクルで、タイミング′，′，′，
′，′においてそれぞれ信号Ｄおよび信号
、信号および信号Ａ、信号Ｑ、信号Ｄお
よび信号、信号Ｂが反転する動作が行われ
て、各部の状態は初期状態に戻る。 このようにして第１図に示された本発明のフリ
ツプフロツプ回路によつて、クロツク信号の立上
りの前縁で出力状態が反転するポジテイブ・エツ
ジ・トリガードＪ−KF・Ｆとしての動作を行う
ことができる。かつこの場合におけるクロツク信
号の立上りから出力信号の反転にいたるまでの伝
播遅延時間は、ローレベルからハイレベルへ遷移
する場合は伝播遅延時間ｔPLH＝２ゲート通過分
であり、またハイレベルからローレベルへ遷移す
る場合は伝播遅延時間ｔPHL＝３ゲート通過分で
あることが第２図からわかる。尚、従来のマス
タ・スレーブＪ−Ｋ形Ｆ・ＦではｔPLH＝３ゲー
ト、ｔPHL＝４ゲート通過分である。 第１表は以上説明した第１図のフリツプフロツ
プ回路のフアンクシヨンを一覧表に示したもので
ある。
し、エツジ・トリガード形式で伝播遅延時間の短
いフリツプフロツプ回路に関するものである。 フリツプフロツプ（以下Ｆ・Ｆと略す）には
種々の形式のものが知られている。Ｊ−Ｋ形Ｆ・
Ｆは、ある時刻Ｔoにおいて２つのデータ入力が
同時にハイレベルになつたとき、次の時刻Ｔo+1
における出力が、時刻Ｔoにおける出力を反転し
たものとなるＦ・Ｆである。このようなＪ−Ｋ形
Ｆ・Ｆの機能を有し、かつクロツク入力の前縁で
出力が反転するエツジ・トリガードＦ・Ｆの形式
であつて、しかもスイツチング速度の早いものは
従来知られていなかつた。 エツジ・トリガードＤ形Ｆ・Ｆは、使用ゲート
数が少く伝播遅延時間が短い長所を有するが、Ｊ
−Ｋ形Ｆ・Ｆとしての機能を持つていない。これ
に対してマスタ・スレーブＪ−Ｋ形Ｆ・Ｆは動作
が安定しているが、使用ゲート数が多く伝播遅延
時間が長い欠点を有する。 本発明の目的は、エツジ・トリガードＪ−
KF・Ｆの機能を有し、しかも使用ゲート数が少
く伝播遅延時間が短いＦ・Ｆ回路の新しい形式を
提案することにある。この目的を達成するため本
発明のフリツプフロツプ回路においては、クロツ
ク信号を反転するインバータ；第１のデータ入力
信号と前記インバータの出力信号と第３のゲート
素子の出力信号と第５のゲート素子の出力信号と
に結合された第１のゲート素子；第２のデータ入
力信号と前記インバータの出力信号と第４のゲー
ト素子の出力信号と第６のゲート素子の出力信号
とに結合された第２のゲート素子；前記第１のゲ
ート素子の出力信号とクロツク信号とに結合され
た第３のゲート素子と、前記第２のゲート素子の
出力信号とクロツク信号とに結合された第４のゲ
ート素子とを互いに他の出力が入力に結合される
ように交叉接続してなる第１のラツチ回路；第３
のゲート素子の出力に結合された第５のゲート素
子と、第４のゲート素子の出力に結合された第６
のゲート素子とを互いに他の出力が入力に結合さ
れるように交叉接続してなる第２のラツチ回路と
からなり、前記各ゲート素子がNAND回路または
NOR回路のいずれか一種類であることを特徴と
している。 以下、実施例について説明する。 第１図は本発明のフリツプフロツプ回路の一実
施例の構成を示す回路図である。本実施例は
NANDゲートを用いて本発明のフリツプフロツプ
回路を構成した場合を示し、TTL素子として特
に適している。同図において１，２，３，４，５
および６はNANDゲート、７はインバータであ
る。８，９はそれぞれデータ入力端子、１０はク
ロツク入力端子、１１，１２はそれぞれ出力端
子、１３はプリセツト端子、１４はクリア端子、
１５，１６，１７および１８はそれぞれゲート
１，２，３および４の出力ライン、１９はインバ
ータ７の出力ラインである。なお以下、論理レベ
ルハイを“Ｈ”、ローを“Ｌ”と略す。 第２図は第１図に示された回路において、端子
１３における信号、端子１４における信号
がともに“Ｈ”、端子８における信号Ｋ、端
子９における信号Ｊがともに“Ｈ”である場合
に、端子１０における信号CLKが交互に反転し
た場合の動作、すなわちトグル動作の場合の各部
の動作状態を示すタイムチヤートである。以下こ
の場合を代表として本回路の動作を説明する。な
お同図において１はクロツク入力端子１０の信号
CLK、２はライン１７における信号Ｃ、３はラ
イン１８における信号Ｄ、４は出力端子１１の信
号Ｑ、５は出力端子１２の信号、６はライン１
９における信号、７はライン１６における
信号Ｂ、(8)はライン１５における信号Ａをそれぞ
れ示している。 まず初期状態として各信号が、Ｊ＝Ｋ＝“Ｈ”、
＝＝“Ｈ”、CLK＝“Ｌ”、Ｑ＝“Ｌ”、
＝“Ｈ”とすると、このときＣ＝Ｄ＝Ａ＝“Ｈ”、
Ｂ＝“Ｌ”である。この状態は第２図においてタ
イミングで示されている。 この状態からクロツク信号CLKが反転して
CLK＝“Ｈ”になると、ゲート３の入力がオール
“Ｈ”となるので信号Ｃは反転してＣ＝“Ｌ”とな
り、またゲート７の出力も反転して＝“Ｌ”
となる。この状態は第２図においてタイミング
で示されている。 次に信号Ｃはゲート５の１入力に加えられてい
るので、Ｃ＝“Ｌ”となつたことによつて信号Ｑ
は反転してＱ＝“Ｈ”となり、また信号はゲ
ート２の１入力に加えられているので＝
“Ｌ”となつたことによつて信号Ｂは反転してＢ
＝“Ｈ”となる。この状態は第２図においてタイ
ミングで示されている。 さらに信号Ｑはゲート６の１入力に加えられて
いるので、Ｑ＝“Ｈ”となつたことによつて信号
は反転して＝“Ｌ”となる。この状態は第２
図においてタイミングで示されている。 なお以上のうちタイミング以後は、信号
＝“Ｌ”（信号CLK＝“Ｈ”）であり、この状
態ではデータ入力は禁止状態となつて、信号Ｊお
よびＫとしていかなる信号が来ても、出力信号
Ｑ，には変化が生じない。この期間は第２図に
おいてａで示されている。 次にクロツク信号CLKが反転してCLK＝“Ｌ”
となると、信号CLKはゲート３の１入力に加え
られているので、信号Ｃは反転してＣ＝“Ｈ”と
なり復旧する。また信号CLKの反転により信号
も反転して＝“Ｈ”となり復旧する。こ
の状態は第２図においてタイミングで示されて
いる。なお信号＝“Ｈ”となつたことによ
り、ゲート１および２はそれぞれ信号ＪおよびＫ
を読み込まれることが可能な状態になる。この期
間は第２図においてｂで示されている。 さらに信号＝“Ｈ”となつたことによりゲ
ート１の入力はオール“Ｈ”となるので信号Ａは
反転してＡ＝“Ｌ”となる。この状態は第２図に
おいてタイミングで示されている。 以上のタイミングないしの動作がクロツク
信号CLKの１サイクル分の動作であり、タイミ
ングの状態を再び初期状態′として開始する
ことによつて、同様にしてクロツク信号CLKの
次の１サイクルで、タイミング′，′，′，
′，′においてそれぞれ信号Ｄおよび信号
、信号および信号Ａ、信号Ｑ、信号Ｄお
よび信号、信号Ｂが反転する動作が行われ
て、各部の状態は初期状態に戻る。 このようにして第１図に示された本発明のフリ
ツプフロツプ回路によつて、クロツク信号の立上
りの前縁で出力状態が反転するポジテイブ・エツ
ジ・トリガードＪ−KF・Ｆとしての動作を行う
ことができる。かつこの場合におけるクロツク信
号の立上りから出力信号の反転にいたるまでの伝
播遅延時間は、ローレベルからハイレベルへ遷移
する場合は伝播遅延時間ｔPLH＝２ゲート通過分
であり、またハイレベルからローレベルへ遷移す
る場合は伝播遅延時間ｔPHL＝３ゲート通過分で
あることが第２図からわかる。尚、従来のマス
タ・スレーブＪ−Ｋ形Ｆ・ＦではｔPLH＝３ゲー
ト、ｔPHL＝４ゲート通過分である。 第１表は以上説明した第１図のフリツプフロツ
プ回路のフアンクシヨンを一覧表に示したもので
ある。
【表】
なお第１表においてQ0，０は、時刻Ｔoにお
ける出力Ｑ，に対して、時刻Ｔo-1における出
力を示している。 第３図は本発明のフリツプフロツプ回路の他の
実施例の構成を示す回路図である。本実施例は
NORゲートを用いて本発明のフリツプフロツプ
回路を構成した場合を示し、ECL素子として特
に適している。同図において２１，２２，２３，
２４，２５および２６はNORゲートであり、そ
の他の符号のあらわすところは第１図の場合と異
ならない。 第３図の場合、端子８に信号、端子９に信号
、端子１０に信号、端子１３に信号
、端子１４に信号CLRを与えたとき端子１
１における出力Ｑおよび端子１２における出力
は第１図の回路と全く同様である。なお本回路の
場合の伝播遅延時間は、ローレベルからハイレベ
ルへ遷移する場合はｔPLH＝３ゲート通過分、ハ
イレベルからローレベルへ遷移する場合はｔPHL
＝２ゲート通過分である。尚、従来のマスタ・ス
レープＪ−KF・ＦではｔPLH＝４ゲート、ｔPHL
＝３ゲート通過分である。 第２表は第３図のフリツプフロツプ回路のフア
ンクシヨンを一覧表に示したものである。
ける出力Ｑ，に対して、時刻Ｔo-1における出
力を示している。 第３図は本発明のフリツプフロツプ回路の他の
実施例の構成を示す回路図である。本実施例は
NORゲートを用いて本発明のフリツプフロツプ
回路を構成した場合を示し、ECL素子として特
に適している。同図において２１，２２，２３，
２４，２５および２６はNORゲートであり、そ
の他の符号のあらわすところは第１図の場合と異
ならない。 第３図の場合、端子８に信号、端子９に信号
、端子１０に信号、端子１３に信号
、端子１４に信号CLRを与えたとき端子１
１における出力Ｑおよび端子１２における出力
は第１図の回路と全く同様である。なお本回路の
場合の伝播遅延時間は、ローレベルからハイレベ
ルへ遷移する場合はｔPLH＝３ゲート通過分、ハ
イレベルからローレベルへ遷移する場合はｔPHL
＝２ゲート通過分である。尚、従来のマスタ・ス
レープＪ−KF・ＦではｔPLH＝４ゲート、ｔPHL
＝３ゲート通過分である。 第２表は第３図のフリツプフロツプ回路のフア
ンクシヨンを一覧表に示したものである。
【表】
以上説明したように本発明のフリツプフロツプ
回路によれば、NANDゲートを用いた場合はクロ
ツク信号の“Ｌ”から“Ｈ”への遷移によつて、
NORゲートを用いた場合はクロツク信号の
“Ｈ”から“Ｌ”への遷移によつて出力Ｑ，の
反転が生じ、クロツク信号が“Ｌ”または“Ｈ”
の定常状態ではデータ入力Ｊ，Ｋ（または，
）が変化しても出力Ｑ，には変化が生じな
い。すなわちNANDゲートを用いた場合はポジテ
イブ・エツジ・トリガードＪ−KF・Ｆとして、
NORゲートを用いた場合はネガテイブ・エツ
ジ・トリガードＪ−KF・Ｆとしての動作が行わ
れる。 本発明のフリツプフロツプ回路は、構成ゲート
数が少く従つて素子数、消費電力も少くて済み、
また伝播遅延時間が短いだけでなく、Ｊ−Ｋ形の
Ｆ・Ｆとしては論理が完全で、回路形式が完全対
称形なので電気的特性もバランスがとれている等
多くの利点を有するものである。従来、ポジテイ
ブ・エツジ・トリガード方式のＪ−KF・Ｆは製
品化された例がなく、本発明のフリツプフロツプ
回路によつて初めて可能になつたものである。さ
らに本発明のフリツプフロツプ回路は標準化され
たゲートによる回路構成なので、カスタムLSI化
するときにも非常に都合がよいものである。
回路によれば、NANDゲートを用いた場合はクロ
ツク信号の“Ｌ”から“Ｈ”への遷移によつて、
NORゲートを用いた場合はクロツク信号の
“Ｈ”から“Ｌ”への遷移によつて出力Ｑ，の
反転が生じ、クロツク信号が“Ｌ”または“Ｈ”
の定常状態ではデータ入力Ｊ，Ｋ（または，
）が変化しても出力Ｑ，には変化が生じな
い。すなわちNANDゲートを用いた場合はポジテ
イブ・エツジ・トリガードＪ−KF・Ｆとして、
NORゲートを用いた場合はネガテイブ・エツ
ジ・トリガードＪ−KF・Ｆとしての動作が行わ
れる。 本発明のフリツプフロツプ回路は、構成ゲート
数が少く従つて素子数、消費電力も少くて済み、
また伝播遅延時間が短いだけでなく、Ｊ−Ｋ形の
Ｆ・Ｆとしては論理が完全で、回路形式が完全対
称形なので電気的特性もバランスがとれている等
多くの利点を有するものである。従来、ポジテイ
ブ・エツジ・トリガード方式のＪ−KF・Ｆは製
品化された例がなく、本発明のフリツプフロツプ
回路によつて初めて可能になつたものである。さ
らに本発明のフリツプフロツプ回路は標準化され
たゲートによる回路構成なので、カスタムLSI化
するときにも非常に都合がよいものである。
第１図は本発明のフリツプフロツプ回路の一実
施例の構成を示す回路図、第２図は第１図の回路
の動作を示すタイムチヤート、第３図は本発明の
フリツプフロツプ回路の他の実施例の構成を示す
回路図である。 １，２，３，４，５，６……NANDゲート、７
……インバータ、８，９……データ入力端子、１
０……クロツク入力端子、１１，１２……出力端
子、１３……プリセツト端子、１４……クリア端
子、１５，１６，１７，１８，１９……出力ライ
ン、２１，２２，２３，２４，２５，２６……
NORゲート。
施例の構成を示す回路図、第２図は第１図の回路
の動作を示すタイムチヤート、第３図は本発明の
フリツプフロツプ回路の他の実施例の構成を示す
回路図である。 １，２，３，４，５，６……NANDゲート、７
……インバータ、８，９……データ入力端子、１
０……クロツク入力端子、１１，１２……出力端
子、１３……プリセツト端子、１４……クリア端
子、１５，１６，１７，１８，１９……出力ライ
ン、２１，２２，２３，２４，２５，２６……
NORゲート。
Claims (1)
- １ クロツク信号を反転するインバータ；第１の
データ入力信号と前記インバータの出力信号と第
３のゲート素子の出力信号と第５のゲート素子の
出力信号とに結合された第１のゲート素子；第２
のデータ入力信号と前記インバータの出力信号と
第４のゲート素子の出力信号と第６のゲート素子
の出力信号とに結合された第２のゲート素子；前
記第１のゲート素子の出力信号とクロツク信号と
に結合された第３のゲート素子と、前記第２のゲ
ート素子の出力信号とクロツク信号とに結合され
た第４のゲート素子とを互いに他の出力が入力に
結合されるように交叉接続してなる第１のラツチ
回路；第３のゲート素子の出力に結合された第５
のゲート素子と、第４のゲート素子の出力に結合
された第６のゲート素子とを互いに他の出力が入
力に結合されるように交叉接続してなる第２のラ
ツチ回路とからなり、前記各ゲート素子がNAND
回路またはNOR回路のいずれか一種類であるこ
とを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075078A JPS5577228A (en) | 1978-12-05 | 1978-12-05 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075078A JPS5577228A (en) | 1978-12-05 | 1978-12-05 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5577228A JPS5577228A (en) | 1980-06-10 |
| JPS625375B2 true JPS625375B2 (ja) | 1987-02-04 |
Family
ID=15503592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15075078A Granted JPS5577228A (en) | 1978-12-05 | 1978-12-05 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5577228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029967U (ja) * | 1988-06-30 | 1990-01-23 |
-
1978
- 1978-12-05 JP JP15075078A patent/JPS5577228A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029967U (ja) * | 1988-06-30 | 1990-01-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5577228A (en) | 1980-06-10 |
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