JPS62589B2 - - Google Patents
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- Publication number
- JPS62589B2 JPS62589B2 JP53002104A JP210478A JPS62589B2 JP S62589 B2 JPS62589 B2 JP S62589B2 JP 53002104 A JP53002104 A JP 53002104A JP 210478 A JP210478 A JP 210478A JP S62589 B2 JPS62589 B2 JP S62589B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- voltage
- drain
- resistance layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
- H10D84/817—Combinations of field-effect devices and resistors only
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
＜梗概＞
本発明は高耐圧の電界効果半導体装置の改良に
係る。
係る。
更に詳細には二重拡散型絶縁ゲート電界効果ト
ランジスタ（以下DSA MOS FETと称す）にお
いて、ピンチ抵抗を形成するN-層とベース領域
を形成するＰ層とを離して一定の間隔を置き、さ
らにN-層の濃度を適当に選んだ時に素子のゲー
トに正電圧を印加しても素子のオン状態における
耐圧が高いドレイン・ソース間電圧ＶDSに至らし
める事ができる。いいかえれば素子のオン状態に
おける電流飽和領域が高いＶDSにおいても安定に
動作する特徴を持つ半導体装置を提供するもので
ある。
ランジスタ（以下DSA MOS FETと称す）にお
いて、ピンチ抵抗を形成するN-層とベース領域
を形成するＰ層とを離して一定の間隔を置き、さ
らにN-層の濃度を適当に選んだ時に素子のゲー
トに正電圧を印加しても素子のオン状態における
耐圧が高いドレイン・ソース間電圧ＶDSに至らし
める事ができる。いいかえれば素子のオン状態に
おける電流飽和領域が高いＶDSにおいても安定に
動作する特徴を持つ半導体装置を提供するもので
ある。
＜先行技術＞
従来より高い電圧でスイツチする必要のある容
量性素子等を駆動できる素子が要求されているが
容量性素子を駆動する場合、第１図に電圧電流特
性を示すように駆動素子のオン状態においてもオ
フ状態においても同じ電位が必要である。つまり
第２図に示すように、DSA MOS FET５０に容
量負荷６０が並列接続され、この並列回路に例え
ば抵抗のような電圧供給回路７０を介して数100
ボルトの高電圧８０を印加する回路にあつては、
DSA MOS FET５０はオフ状態（ＶG＝０）に
おいて、負荷６０が高電圧８０充電され、第１図
のａ点に至り、次にDSA MOS FET５０のオ
ン状態（ＶG＞０）において、負荷に充電された
電荷が第１図のｂ点を通つて放電され、ｃ点に至
るスイツチ動作をする。
量性素子等を駆動できる素子が要求されているが
容量性素子を駆動する場合、第１図に電圧電流特
性を示すように駆動素子のオン状態においてもオ
フ状態においても同じ電位が必要である。つまり
第２図に示すように、DSA MOS FET５０に容
量負荷６０が並列接続され、この並列回路に例え
ば抵抗のような電圧供給回路７０を介して数100
ボルトの高電圧８０を印加する回路にあつては、
DSA MOS FET５０はオフ状態（ＶG＝０）に
おいて、負荷６０が高電圧８０充電され、第１図
のａ点に至り、次にDSA MOS FET５０のオ
ン状態（ＶG＞０）において、負荷に充電された
電荷が第１図のｂ点を通つて放電され、ｃ点に至
るスイツチ動作をする。
以下図面を用いて従来装置の問題点を明らかに
する。
する。
従来の高耐圧DSA MOS FETは、第３図ａ〜
ｄに製造工程を示すように半導体基板１にはたと
えば低不純物濃度のＰ型基板を用い、その表面に
薄い絶縁物（たとえばSiO2）１２を介して31P+の
イオンをイオン注入技術を用いてN-ピンチ抵抗
層２を全表面に形成する（第３図ａ）。次に厚い
SiO2３を基板１の表面に形成し、写真食刻技術
を用いて窓開けし、さらに薄いSiO2膜６を形成
した上でレジスト４で覆い部分的に窓開けしてイ
オン注入技術を用い、Ｐ型の実効チヤンネル領
域、すなわちベース領域５を形成する（第３図
ｂ）。レジスト４及び薄いSiO2膜６を除去したの
ち、始めに開けた窓から拡散等によりN+型の不
純物層７，８を形成する。N+型領域の一部はド
レイン領域７になり他部はソース領域８になる
（第３図ｃ）。最後にゲート領域を形成したあと
Al等の金属を蒸着等で形成し、不要な部分を除
去してドレイン電極９、ゲート電極１０、ソース
電極１１を形成する（第３図ｄ）。素子はＰ−
P′を中心とした円環形状を形成している。
ｄに製造工程を示すように半導体基板１にはたと
えば低不純物濃度のＰ型基板を用い、その表面に
薄い絶縁物（たとえばSiO2）１２を介して31P+の
イオンをイオン注入技術を用いてN-ピンチ抵抗
層２を全表面に形成する（第３図ａ）。次に厚い
SiO2３を基板１の表面に形成し、写真食刻技術
を用いて窓開けし、さらに薄いSiO2膜６を形成
した上でレジスト４で覆い部分的に窓開けしてイ
オン注入技術を用い、Ｐ型の実効チヤンネル領
域、すなわちベース領域５を形成する（第３図
ｂ）。レジスト４及び薄いSiO2膜６を除去したの
ち、始めに開けた窓から拡散等によりN+型の不
純物層７，８を形成する。N+型領域の一部はド
レイン領域７になり他部はソース領域８になる
（第３図ｃ）。最後にゲート領域を形成したあと
Al等の金属を蒸着等で形成し、不要な部分を除
去してドレイン電極９、ゲート電極１０、ソース
電極１１を形成する（第３図ｄ）。素子はＰ−
P′を中心とした円環形状を形成している。
この様にして形成されたＮチヤンネル高耐圧−
DSA MOS FET−はドリフト領域全面に31P+の
イオンが注入されてN-層２を形成しているた
め、ゲートに実効的なチヤンネルが形成される程
度に十分な電圧が印加された状態でドレインに正
の電圧が印加された時ベース領域Ｐ層５への空乏
層の伸びが著るしく、比較的低いドレイン電圧で
パンチスルーを起こしてしまう。これはベース領
域５の端部でN-ピンチ抵抗層２とＰ−Ｎ接合を
形成している上に互いに相殺してチヤンネル領域
で濃度勾配を形成していることによる。またN-
ピンチ抵抗層２を形成する際、比較的低濃度のイ
オン注入を行なうと、ドレインに電圧が印加され
るとすぐにN-ピンチ抵抗層２は空乏化され、一
度空乏化されてしまうと電荷の中性条件を満たさ
なければならない。すなわちドレイン領域７の
N+を空乏化しなければならなく、ドレイン領域
７が高濃度であるためベース領域５のＰ層が急激
に空乏化され、比較的低電圧でパンチスルーを起
こしてしまう。またN-ピンチ抵抗層２に高濃度
のイオン注入を行なうと、N-ピンチ抵抗層２は
空乏化されにくく、そのためドレイン電圧を吸収
しきれなく、ベース領域５のＰ層でのポテンシヤ
ルが高くなり、Ｐ層５への空乏化が促進され、そ
の結果、比較的低いドレイン電圧でパンチスルー
現象を起こすと考えられる。
DSA MOS FET−はドリフト領域全面に31P+の
イオンが注入されてN-層２を形成しているた
め、ゲートに実効的なチヤンネルが形成される程
度に十分な電圧が印加された状態でドレインに正
の電圧が印加された時ベース領域Ｐ層５への空乏
層の伸びが著るしく、比較的低いドレイン電圧で
パンチスルーを起こしてしまう。これはベース領
域５の端部でN-ピンチ抵抗層２とＰ−Ｎ接合を
形成している上に互いに相殺してチヤンネル領域
で濃度勾配を形成していることによる。またN-
ピンチ抵抗層２を形成する際、比較的低濃度のイ
オン注入を行なうと、ドレインに電圧が印加され
るとすぐにN-ピンチ抵抗層２は空乏化され、一
度空乏化されてしまうと電荷の中性条件を満たさ
なければならない。すなわちドレイン領域７の
N+を空乏化しなければならなく、ドレイン領域
７が高濃度であるためベース領域５のＰ層が急激
に空乏化され、比較的低電圧でパンチスルーを起
こしてしまう。またN-ピンチ抵抗層２に高濃度
のイオン注入を行なうと、N-ピンチ抵抗層２は
空乏化されにくく、そのためドレイン電圧を吸収
しきれなく、ベース領域５のＰ層でのポテンシヤ
ルが高くなり、Ｐ層５への空乏化が促進され、そ
の結果、比較的低いドレイン電圧でパンチスルー
現象を起こすと考えられる。
＜本発明の趣旨＞
本発明は以上の考案に基づいて発明されたもの
であり、本発明はピンチ抵抗を形成するN-層と
ベース領域を形成するＰ層とを一定の間隔だけ離
すことを特徴とし、またN-層の濃度を適当に選
び、オン状態の耐圧を高めることを特徴とするも
のである。
であり、本発明はピンチ抵抗を形成するN-層と
ベース領域を形成するＰ層とを一定の間隔だけ離
すことを特徴とし、またN-層の濃度を適当に選
び、オン状態の耐圧を高めることを特徴とするも
のである。
＜発明の構成＞
本発明はガラスマスクを一枚加えるだけで複雑
化させることなくかかる欠点を除去した高耐圧
MOS FETを提供するものである。以下に本発明
による一実施例の高耐圧MOS FETについて説明
する。
化させることなくかかる欠点を除去した高耐圧
MOS FETを提供するものである。以下に本発明
による一実施例の高耐圧MOS FETについて説明
する。
本発明の第１の要点はゲート絶縁層下の実効的
なチヤンネル部分Ｐ層５端部とN-ピンチ抵抗層
との間に間隔を設けること、第２の要点はN-ピ
ンチ抵抗層への31P+のドーズ量を適切な値にする
ことである。
なチヤンネル部分Ｐ層５端部とN-ピンチ抵抗層
との間に間隔を設けること、第２の要点はN-ピ
ンチ抵抗層への31P+のドーズ量を適切な値にする
ことである。
本発明による高耐圧MOS FETのプロセスを第
４図ａ〜ｄに示してあり従来例との違いを述べ
る。N-ピンチ抵抗層２を形成する31P+イオンを
半導体基板１に注入する際、予め薄いSiO2１２
を基板１の表面に形成しレジスト４を塗布し部分
的に開口する（第４図ａ）。この開口部よりSiO2
膜１２を介して31P+イオンをイオン注入技術によ
つて注入し、N-ピンチ抵抗層２を形成する。イ
オン注入を行なう際にドーズ量を適当に選ばなけ
ればならない。
４図ａ〜ｄに示してあり従来例との違いを述べ
る。N-ピンチ抵抗層２を形成する31P+イオンを
半導体基板１に注入する際、予め薄いSiO2１２
を基板１の表面に形成しレジスト４を塗布し部分
的に開口する（第４図ａ）。この開口部よりSiO2
膜１２を介して31P+イオンをイオン注入技術によ
つて注入し、N-ピンチ抵抗層２を形成する。イ
オン注入を行なう際にドーズ量を適当に選ばなけ
ればならない。
次にレジスト４を除いて厚いSiO2膜３を基板
１の表面に形成し、写真食刻技術を用いて窓開け
する。窓開けする部分は、次に不純物をイオン注
入及び拡散して形成されるチヤンネル領域５と
N-ピンチ抵抗層２の端部とが間隔ｄを形成する
ようにする箇所である。上記SiO2膜３の上をレ
ジスト４で覆い、ベース領域５を形成する部分だ
け窓開けする。そしてイオン注入技術を用いて不
純物を注入し、Ｐ型の実効チヤンネル領域、すな
わち、ベース領域５を形成する（第４図ｂ）。
１の表面に形成し、写真食刻技術を用いて窓開け
する。窓開けする部分は、次に不純物をイオン注
入及び拡散して形成されるチヤンネル領域５と
N-ピンチ抵抗層２の端部とが間隔ｄを形成する
ようにする箇所である。上記SiO2膜３の上をレ
ジスト４で覆い、ベース領域５を形成する部分だ
け窓開けする。そしてイオン注入技術を用いて不
純物を注入し、Ｐ型の実効チヤンネル領域、すな
わち、ベース領域５を形成する（第４図ｂ）。
以下第４図ｃ，ｄのプロセスは第３図ｃ，ｄと
同じプロセスと同じになされる。
同じプロセスと同じになされる。
＜発明の効果＞
本発明による高耐圧DSA MOS FETはN-ピン
チ抵抗層２とベース領域Ｐ層５の間に間隔を取
り、基板１のπ層をこの間隔に設ける事により、
Ｐ層５方向への空乏層の拡がりを制限し、パンチ
スルー現象を生じにくくできる。第１図に示した
従来構造の場合、一定のゲート電圧、たとえばＶ
G＝5Vを印加した状態での耐圧は375v程度である
が、本発明による素子では500v程度の耐圧を得
ることができる。さらにN-ピンチ抵抗層２とゲ
ート電極１０との間に容量が内在しているがこの
容量を低減している。つまり入力容量が小さくな
る。しかしながら第４図ｂに示したｄの値を大き
く取り過ぎるとイオン抵抗が増大する上に、ゲー
トに実効的なチヤンネルを形成するに必要な電圧
が印加された上でドレイン電圧を印加しても電流
が流れない状態、言い換えればオフセツト電圧を
生じてしまう。この事を考慮に入れると自ずから
ｄの範囲に制限が加えられ、本素子においてはド
レイン領域７、端部よりベース領域５までのドリ
フト領域の距離を30〜100μｍとした場合、ｄ＝
５〜15μｍとなる。ベース領域Ｐ層５とN-ピン
チ抵抗層２とが互いに相殺する事なくそれぞれ独
立に濃度が決定できる。さらに31P+イオンのドー
ズ量は７×1011／cm2〜２×1012／cm2が適切であ
る。
チ抵抗層２とベース領域Ｐ層５の間に間隔を取
り、基板１のπ層をこの間隔に設ける事により、
Ｐ層５方向への空乏層の拡がりを制限し、パンチ
スルー現象を生じにくくできる。第１図に示した
従来構造の場合、一定のゲート電圧、たとえばＶ
G＝5Vを印加した状態での耐圧は375v程度である
が、本発明による素子では500v程度の耐圧を得
ることができる。さらにN-ピンチ抵抗層２とゲ
ート電極１０との間に容量が内在しているがこの
容量を低減している。つまり入力容量が小さくな
る。しかしながら第４図ｂに示したｄの値を大き
く取り過ぎるとイオン抵抗が増大する上に、ゲー
トに実効的なチヤンネルを形成するに必要な電圧
が印加された上でドレイン電圧を印加しても電流
が流れない状態、言い換えればオフセツト電圧を
生じてしまう。この事を考慮に入れると自ずから
ｄの範囲に制限が加えられ、本素子においてはド
レイン領域７、端部よりベース領域５までのドリ
フト領域の距離を30〜100μｍとした場合、ｄ＝
５〜15μｍとなる。ベース領域Ｐ層５とN-ピン
チ抵抗層２とが互いに相殺する事なくそれぞれ独
立に濃度が決定できる。さらに31P+イオンのドー
ズ量は７×1011／cm2〜２×1012／cm2が適切であ
る。
第１図はMOS FETの出力静特性図の一例、第
２図はMOS FETの駆動回路図、第３図は従来プ
ロセスにおけるDSA・MOS・FETの一例を示す
断面図、第４図は本発明による高耐圧DSA・
MOS・FETの一実施例を示す断面図である。 １：サブストレイト領域、２：N-ピンチ抵抗
層、３：フイールド酸化膜、４：レジスト、５：
ベース領域、６：薄い酸化膜、７：ドレイン領
域、８：ソース領域、９：ドレイン電極、１０：
ゲート電極、１１：ソース電極。
２図はMOS FETの駆動回路図、第３図は従来プ
ロセスにおけるDSA・MOS・FETの一例を示す
断面図、第４図は本発明による高耐圧DSA・
MOS・FETの一実施例を示す断面図である。 １：サブストレイト領域、２：N-ピンチ抵抗
層、３：フイールド酸化膜、４：レジスト、５：
ベース領域、６：薄い酸化膜、７：ドレイン領
域、８：ソース領域、９：ドレイン電極、１０：
ゲート電極、１１：ソース電極。
Claims (1)
- 【特許請求の範囲】 １ １つの電導型を有するソース領域と、ドレイ
ン領域と、該ドレイン領域に連続し且つドレイン
領域より低い不純物濃度を有するピンチ抵抗層
と、他の電導型をもつ基板より高い不純物濃度を
有し且つドレインと対向するソース領域に接して
形成したチヤンネル領域とを備えてなる二重拡散
型絶縁ゲート電界効果トランジスタに於いて、 上記チヤンネル領域とピンチ抵抗層との間に間
隔を設けてなることを特徴とする高耐圧電界効果
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP210478A JPS5494886A (en) | 1978-01-11 | 1978-01-11 | High dielectric strength field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP210478A JPS5494886A (en) | 1978-01-11 | 1978-01-11 | High dielectric strength field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5494886A JPS5494886A (en) | 1979-07-26 |
| JPS62589B2 true JPS62589B2 (ja) | 1987-01-08 |
Family
ID=11520028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP210478A Granted JPS5494886A (en) | 1978-01-11 | 1978-01-11 | High dielectric strength field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5494886A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4280855A (en) * | 1980-01-23 | 1981-07-28 | Ibm Corporation | Method of making a dual DMOS device by ion implantation and diffusion |
-
1978
- 1978-01-11 JP JP210478A patent/JPS5494886A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5494886A (en) | 1979-07-26 |
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