JPS62591B2 - - Google Patents
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- Publication number
- JPS62591B2 JPS62591B2 JP57065341A JP6534182A JPS62591B2 JP S62591 B2 JPS62591 B2 JP S62591B2 JP 57065341 A JP57065341 A JP 57065341A JP 6534182 A JP6534182 A JP 6534182A JP S62591 B2 JPS62591 B2 JP S62591B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- polycrystalline silicon
- forming
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート形半導体装置の製造方法、
特にシリコンゲート構造のMOS ICの製造方法に
関する。
特にシリコンゲート構造のMOS ICの製造方法に
関する。
絶縁ゲート形半導体装置では、半導体の表面電
荷を絶縁物を介したゲート電極により制御する構
造であるため、特にその半導体表面の特性が重要
である。
荷を絶縁物を介したゲート電極により制御する構
造であるため、特にその半導体表面の特性が重要
である。
本発明者は、上記半導体表面特性の変動により
生じやすいリーク不良について解析したところ、
それが電極および配線を形成するためのアルミニ
ウム蒸着工程での汚れに主として起因することを
判明した。その汚れは特にボンデイング・パツド
部において大きい。すなわち、シリコン基板１上
を覆う熱酸化SiO2膜２上に形成されたアルミニ
ウム・ボンデイング・パツド３の近傍では、パツ
ド３および内部相互配線（図示せず）を形成する
ためのアルミニウム蒸着時に、アルミニウム３が
Na+イオン等の正イオンにより汚染され、その汚
染イオンが酸化膜２中に入り、従つて基板１表面
に反転層４を生じ、その結果その部分のフラツ
ト・バント電圧ＶFBが下がり、しきい値電圧Ｖth
を変動する（第１図参照）。なお、第１図中、５
は酸化膜２上を覆うリン・シリケート・ガラス
PSG膜、６はパツド３の形成後に基板１上に形成
されたCVDSiO2膜である。
生じやすいリーク不良について解析したところ、
それが電極および配線を形成するためのアルミニ
ウム蒸着工程での汚れに主として起因することを
判明した。その汚れは特にボンデイング・パツド
部において大きい。すなわち、シリコン基板１上
を覆う熱酸化SiO2膜２上に形成されたアルミニ
ウム・ボンデイング・パツド３の近傍では、パツ
ド３および内部相互配線（図示せず）を形成する
ためのアルミニウム蒸着時に、アルミニウム３が
Na+イオン等の正イオンにより汚染され、その汚
染イオンが酸化膜２中に入り、従つて基板１表面
に反転層４を生じ、その結果その部分のフラツ
ト・バント電圧ＶFBが下がり、しきい値電圧Ｖth
を変動する（第１図参照）。なお、第１図中、５
は酸化膜２上を覆うリン・シリケート・ガラス
PSG膜、６はパツド３の形成後に基板１上に形成
されたCVDSiO2膜である。
そこで、そのようなＶthの変動を防止するには
どのような構造にするのが良いかを知るため、次
の(A)〜(E)のようなボンデイング・パツド態様を用
意し、各場合についてアルミニウム・パツド３を
汚染した際のＶFBを調べた。
どのような構造にするのが良いかを知るため、次
の(A)〜(E)のようなボンデイング・パツド態様を用
意し、各場合についてアルミニウム・パツド３を
汚染した際のＶFBを調べた。
(A) 上記第１図と同様であるが、CVD SiO2膜６
の端部はアルミニウム・パツド３上に達してい
ない。〔第２図Ａ〕ＶFB＝−50V。
の端部はアルミニウム・パツド３上に達してい
ない。〔第２図Ａ〕ＶFB＝−50V。
(B) 熱酸化SiO2膜２上を覆うPSG膜５上面にアル
ミニウム・パツド３が形成されている。〔第２
図Ｂ〕ＶFB＝−6V (C) 上記第１図と同様であるが、アルミニウム・
パツド３の周縁下にPSG膜５が形成されていな
い。〔第２図Ｃ〕ＶFB＝−12V (D) 熱酸化SiO2膜２上、アルミニウム・パツド
３下に多結晶シリコン層７が形成されている。
〔第２図Ｄ〕ＶFB＝−4V。
ミニウム・パツド３が形成されている。〔第２
図Ｂ〕ＶFB＝−6V (C) 上記第１図と同様であるが、アルミニウム・
パツド３の周縁下にPSG膜５が形成されていな
い。〔第２図Ｃ〕ＶFB＝−12V (D) 熱酸化SiO2膜２上、アルミニウム・パツド
３下に多結晶シリコン層７が形成されている。
〔第２図Ｄ〕ＶFB＝−4V。
(E) 上記(D)と同様であるが、アルミニウム・パツ
ド３と多結晶シリコン７との間にPSG膜５が介
在している。〔第２図Ｅ〕ＶFB＝0V ｜Ｖ｜は汚染度のパラメータであり、これらの
結果から上記(E)の場合がボンデイング・パツド３
からの汚染を最も効率よく防止できることがわか
る。
ド３と多結晶シリコン７との間にPSG膜５が介
在している。〔第２図Ｅ〕ＶFB＝0V ｜Ｖ｜は汚染度のパラメータであり、これらの
結果から上記(E)の場合がボンデイング・パツド３
からの汚染を最も効率よく防止できることがわか
る。
本発明は上記実験結果から生まれたものであ
り、その目的は上記のようなアルミニウム・ボン
デイング・パツド３からの汚染を防止し、素子特
性の安定化をはかることにある。
り、その目的は上記のようなアルミニウム・ボン
デイング・パツド３からの汚染を防止し、素子特
性の安定化をはかることにある。
このため本発明では、上記第２図Ｅに示すよう
に、上記熱酸化SiO2膜（第１の絶縁膜）２上、
ボンデイング・パツド３を形成すべき部分に多結
晶シリコン７を形成し、その多結晶シリコンを含
む基板１の上面にPSG膜（第２の絶縁膜）５を形
成し、そのPSG膜５上にボンデイング・パツド３
を形成する点に特徴がある。しかし、上記多結晶
シリコン７はゲート電極となる多結晶シリコン形
成時に形成される点にも特徴がある。この場合、
アルミニウム・パツド３と第１の絶縁膜２との間
にリンを含む層を設けることが必要であり、そう
することにより、アルミニウム・パツド３から入
る汚染イオンによる表面反転を防止することがで
きる。従つて第２の絶縁膜５および多結晶シリコ
ン７、あるいはそのいずれか一方にリンをドープ
する。
に、上記熱酸化SiO2膜（第１の絶縁膜）２上、
ボンデイング・パツド３を形成すべき部分に多結
晶シリコン７を形成し、その多結晶シリコンを含
む基板１の上面にPSG膜（第２の絶縁膜）５を形
成し、そのPSG膜５上にボンデイング・パツド３
を形成する点に特徴がある。しかし、上記多結晶
シリコン７はゲート電極となる多結晶シリコン形
成時に形成される点にも特徴がある。この場合、
アルミニウム・パツド３と第１の絶縁膜２との間
にリンを含む層を設けることが必要であり、そう
することにより、アルミニウム・パツド３から入
る汚染イオンによる表面反転を防止することがで
きる。従つて第２の絶縁膜５および多結晶シリコ
ン７、あるいはそのいずれか一方にリンをドープ
する。
以下、本発明の具体的な製法について説明す
る。
る。
第３図ａ〜ｅは本発明をＣ−MOS（Comple
mentary Metal oxide Semiconductor）に適用し
た際の処理工程図を示す。(a) Ｎ形シリコン基板
（＜100＞、２Ωcm）１１にＰ形ウエル８を形成
し、また基板１１上の熱酸化SiO2膜｛8500Å
厚）１２のうち、ソース、ドレイン、ゲート部に
対応する部分を選択的に取り除く。(b) 上記基板
１１を加熱処理することによりゲート絶縁膜形成
用SiO2膜（0.1〜0.2μｍ厚）を、またその上に
CVD法によりゲート電極形成用多結晶シリコン
膜（0.4〜0.5μｍ厚）をそれぞれ形成した後、シ
リコン膜をフオトエツチングすることによりゲー
ト９ａ，９ｂを形成する。この時、熱酸化SiO2
膜１２上、ボンデイング・パツドを形成する部分
の多結晶シリコン１７を残存させておく。(c) 上
記基板１１上、多結晶シリコン１７およびＰ形ウ
エル８部分を覆うCVD SiO2膜（3000Å厚）１０
ａをマスクとしてポロンを拡散することにより、
P+ソースＳ、ドレインＤを形成する。(d) (c)と
は逆に、多結晶シリコン１７およびＰ形ウエル８
の部分以外を覆うCVD SiO2膜（3000Å厚）１０
ｂをマスクとしてリンを拡散することによりN+
ソースS′、ドレインD′を形成する。この時、本発
明の要部である多結晶シリコン１７にもリンがド
ープされる。(e) 上記基板１１上面全体にCVD
法によりPSG膜（9000Å厚）１５を形成し、つづ
いて膜１５のうちコンタクト部分を選択的に取り
除いた後、全面蒸着したアルミニウム（13500Å
厚）をフオトエツチングしてボンデイング・パツ
ド１３およびソース、ドレイン、ゲートの各電極
を形成し、その後、基板１１上面のうちアルミニ
ウム・パツド１３部分のみを露出するようにＰ
SG膜（5000Å厚）１６を形成する。これによ
り、前記第２図Ｅと同様のボンデイング・パツド
態様が得られる。
mentary Metal oxide Semiconductor）に適用し
た際の処理工程図を示す。(a) Ｎ形シリコン基板
（＜100＞、２Ωcm）１１にＰ形ウエル８を形成
し、また基板１１上の熱酸化SiO2膜｛8500Å
厚）１２のうち、ソース、ドレイン、ゲート部に
対応する部分を選択的に取り除く。(b) 上記基板
１１を加熱処理することによりゲート絶縁膜形成
用SiO2膜（0.1〜0.2μｍ厚）を、またその上に
CVD法によりゲート電極形成用多結晶シリコン
膜（0.4〜0.5μｍ厚）をそれぞれ形成した後、シ
リコン膜をフオトエツチングすることによりゲー
ト９ａ，９ｂを形成する。この時、熱酸化SiO2
膜１２上、ボンデイング・パツドを形成する部分
の多結晶シリコン１７を残存させておく。(c) 上
記基板１１上、多結晶シリコン１７およびＰ形ウ
エル８部分を覆うCVD SiO2膜（3000Å厚）１０
ａをマスクとしてポロンを拡散することにより、
P+ソースＳ、ドレインＤを形成する。(d) (c)と
は逆に、多結晶シリコン１７およびＰ形ウエル８
の部分以外を覆うCVD SiO2膜（3000Å厚）１０
ｂをマスクとしてリンを拡散することによりN+
ソースS′、ドレインD′を形成する。この時、本発
明の要部である多結晶シリコン１７にもリンがド
ープされる。(e) 上記基板１１上面全体にCVD
法によりPSG膜（9000Å厚）１５を形成し、つづ
いて膜１５のうちコンタクト部分を選択的に取り
除いた後、全面蒸着したアルミニウム（13500Å
厚）をフオトエツチングしてボンデイング・パツ
ド１３およびソース、ドレイン、ゲートの各電極
を形成し、その後、基板１１上面のうちアルミニ
ウム・パツド１３部分のみを露出するようにＰ
SG膜（5000Å厚）１６を形成する。これによ
り、前記第２図Ｅと同様のボンデイング・パツド
態様が得られる。
また、第４図ａ〜ｄは本発明をＰチヤンネル形
シリコンゲート構造のMOSに適用した際の処理
工程図を示す。(a) Ｎ形シリコン基板２１上面の
熱酸化SiO2膜２２のうちソース、ドレイン、ゲ
ート部に対応する部分を選択的に取り除き、上記
Ｃ−MOSにおける(b)工程と同様にしてゲート９
ｃを形成する。この時、熱酸化SiO2膜２２上、
ボンデイング・パツドを形成する部分の多結晶シ
リコン２７を残存させておくのだが、そのシリコ
ン２７はP+ソースＳ、ドレインＤを形成するた
めのボロン拡散によりＰ形化されている。従つ
て、本発明ではそのシリコン２７をＮ形化するた
め、次工程へ移る前、たとえばガードリング用
N+拡散時等にシリコン２７にリンをドープす
る。(b) 上記基板２１上面全体にCVD法により
PSG膜２５を形成し、つづいて膜２５のうちコン
タクト部分を選択的に取り除く。(c) アルミニウ
ムを全面蒸着した後、フオトエツチングによりボ
ンデイング・パツド２３およびソース、ドレイ
ン、ゲートの各電極を形成する。(d) 上記基板２
１のうちアルミニウム・パツド２３部分のみを露
出するようにＰSG膜２６を形成する。
シリコンゲート構造のMOSに適用した際の処理
工程図を示す。(a) Ｎ形シリコン基板２１上面の
熱酸化SiO2膜２２のうちソース、ドレイン、ゲ
ート部に対応する部分を選択的に取り除き、上記
Ｃ−MOSにおける(b)工程と同様にしてゲート９
ｃを形成する。この時、熱酸化SiO2膜２２上、
ボンデイング・パツドを形成する部分の多結晶シ
リコン２７を残存させておくのだが、そのシリコ
ン２７はP+ソースＳ、ドレインＤを形成するた
めのボロン拡散によりＰ形化されている。従つ
て、本発明ではそのシリコン２７をＮ形化するた
め、次工程へ移る前、たとえばガードリング用
N+拡散時等にシリコン２７にリンをドープす
る。(b) 上記基板２１上面全体にCVD法により
PSG膜２５を形成し、つづいて膜２５のうちコン
タクト部分を選択的に取り除く。(c) アルミニウ
ムを全面蒸着した後、フオトエツチングによりボ
ンデイング・パツド２３およびソース、ドレイ
ン、ゲートの各電極を形成する。(d) 上記基板２
１のうちアルミニウム・パツド２３部分のみを露
出するようにＰSG膜２６を形成する。
なお、Ｎチヤンネル形のMOSの場合には、ソ
ース、ドレインを形成する際にボンデイング・パ
ツド下の多結晶シリコンにも同時にリンがドープ
されるため、本発明を容易に適用できることは明
らかであろう。
ース、ドレインを形成する際にボンデイング・パ
ツド下の多結晶シリコンにも同時にリンがドープ
されるため、本発明を容易に適用できることは明
らかであろう。
上述のように、本発明の絶縁ゲート形半導体装
置の製造方法によれば、アルミニウム・ボンデイ
ング・パツド３，１３，２３下にリン処理された
保護膜（PSG膜５，１５，２５、多結晶シリコン
７，１７，２７）が配置されるため、パツド部か
らの表面汚染を防止して素子特性を安定化でき、
また上記保護膜はワイヤ・ボンデイング時にその
下層部分を保護する作用効果をも奏する。
置の製造方法によれば、アルミニウム・ボンデイ
ング・パツド３，１３，２３下にリン処理された
保護膜（PSG膜５，１５，２５、多結晶シリコン
７，１７，２７）が配置されるため、パツド部か
らの表面汚染を防止して素子特性を安定化でき、
また上記保護膜はワイヤ・ボンデイング時にその
下層部分を保護する作用効果をも奏する。
第１図は従来のこの種の装置における問題点を
説明するための断面図、第２図Ａ〜Ｅは本発明の
根拠となる実験に用いた各種のボンデイング・パ
ツド態様を示す断面図、第３図ａ〜ｅは本発明を
Ｃ−MOSに適用した際の処理工程図、第４図ａ
〜ｄは本発明をＰチヤンネル形シリコンゲート構
造のMOSに適用した際の処理工程図である。 １，１１，２１……シリコン基板、２，１２，
２２……熱酸化SiO2膜、３，１３，２３……ア
ルミニウム・ボンデイング・パツド、５，１５，
２５……ＰSG膜、６，１６，２６……PSG膜、
７，１７，２７……多結晶シリコン。
説明するための断面図、第２図Ａ〜Ｅは本発明の
根拠となる実験に用いた各種のボンデイング・パ
ツド態様を示す断面図、第３図ａ〜ｅは本発明を
Ｃ−MOSに適用した際の処理工程図、第４図ａ
〜ｄは本発明をＰチヤンネル形シリコンゲート構
造のMOSに適用した際の処理工程図である。 １，１１，２１……シリコン基板、２，１２，
２２……熱酸化SiO2膜、３，１３，２３……ア
ルミニウム・ボンデイング・パツド、５，１５，
２５……ＰSG膜、６，１６，２６……PSG膜、
７，１７，２７……多結晶シリコン。
Claims (1)
- １ 半導体上に厚い絶縁膜と薄い絶縁膜を形成す
る工程、上記厚い絶縁膜上及び薄い絶縁膜上に選
択的に多結晶シリコン層を形成する工程、上記薄
い絶縁膜上に形成された多結晶シリコン層をマス
クとして上記半導体表面にソース及びドレイン領
域を形成する工程、上記厚い絶縁膜、薄い絶縁膜
及びそれらの上に形成された多結晶シリコン層を
覆うようにそれらの上に外部から被着される他の
絶縁膜を形成する工程、上記厚い絶縁膜上に形成
された多結晶シリコン層上に上記他の絶縁膜を介
してボンデイングパツドとなる金属層を形成する
工程とを有することを特徴とする絶縁ゲート形半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065341A JPS58184A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065341A JPS58184A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト形半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50047536A Division JPS5846851B2 (ja) | 1975-04-21 | 1975-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184A JPS58184A (ja) | 1983-01-05 |
| JPS62591B2 true JPS62591B2 (ja) | 1987-01-08 |
Family
ID=13284141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065341A Granted JPS58184A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184A (ja) |
-
1982
- 1982-04-21 JP JP57065341A patent/JPS58184A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184A (ja) | 1983-01-05 |
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