JPS62591B2 - - Google Patents
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- JPS62591B2 JPS62591B2 JP57065341A JP6534182A JPS62591B2 JP S62591 B2 JPS62591 B2 JP S62591B2 JP 57065341 A JP57065341 A JP 57065341A JP 6534182 A JP6534182 A JP 6534182A JP S62591 B2 JPS62591 B2 JP S62591B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート形半導体装置の製造方法、
特にシリコンゲート構造のMOS ICの製造方法に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a method for manufacturing an insulated gate semiconductor device,
In particular, it relates to a method of manufacturing a MOS IC with a silicon gate structure.
絶縁ゲート形半導体装置では、半導体の表面電
荷を絶縁物を介したゲート電極により制御する構
造であるため、特にその半導体表面の特性が重要
である。 In an insulated gate type semiconductor device, since the surface charge of the semiconductor is controlled by a gate electrode via an insulator, the characteristics of the semiconductor surface are particularly important.
本発明者は、上記半導体表面特性の変動により
生じやすいリーク不良について解析したところ、
それが電極および配線を形成するためのアルミニ
ウム蒸着工程での汚れに主として起因することを
判明した。その汚れは特にボンデイング・パツド
部において大きい。すなわち、シリコン基板１上
を覆う熱酸化SiO2膜２上に形成されたアルミニ
ウム・ボンデイング・パツド３の近傍では、パツ
ド３および内部相互配線（図示せず）を形成する
ためのアルミニウム蒸着時に、アルミニウム３が
Na+イオン等の正イオンにより汚染され、その汚
染イオンが酸化膜２中に入り、従つて基板１表面
に反転層４を生じ、その結果その部分のフラツ
ト・バント電圧ＶFBが下がり、しきい値電圧Ｖth
を変動する（第１図参照）。なお、第１図中、５
は酸化膜２上を覆うリン・シリケート・ガラス
PSG膜、６はパツド３の形成後に基板１上に形成
されたCVDSiO2膜である。 The present inventor analyzed leak defects that tend to occur due to variations in the semiconductor surface characteristics, and found that
It was found that this was mainly caused by contamination during the aluminum deposition process for forming electrodes and wiring. The dirt is particularly large in the bonding pad area. That is, in the vicinity of the aluminum bonding pad 3 formed on the thermally oxidized SiO 2 film 2 covering the silicon substrate 1, aluminum is deposited during aluminum evaporation to form the pad 3 and internal interconnections (not shown). 3 is
Contaminated by positive ions such as Na + ions, the contaminated ions enter the oxide film 2, thus forming an inversion layer 4 on the surface of the substrate 1, and as a result, the flat band voltage V FB in that area decreases and the threshold value voltage V th
(see Figure 1). In addition, in Figure 1, 5
is phosphorus silicate glass covering oxide film 2
The PSG film 6 is a CVDSiO 2 film formed on the substrate 1 after the pad 3 is formed.
そこで、そのようなＶthの変動を防止するには
どのような構造にするのが良いかを知るため、次
の(A)〜(E)のようなボンデイング・パツド態様を用
意し、各場合についてアルミニウム・パツド３を
汚染した際のＶFBを調べた。 Therefore, in order to find out what kind of structure is best to use to prevent such fluctuations in V th , we prepared the following bonding pad configurations (A) to (E), and in each case V FB was investigated when aluminum pad 3 was contaminated.
(A) 上記第１図と同様であるが、CVD SiO2膜６
の端部はアルミニウム・パツド３上に達してい
ない。〔第２図Ａ〕ＶFB＝−50V。(A) Same as Figure 1 above, but with CVD SiO 2 film 6
The ends of the aluminum pads 3 do not reach above the aluminum pads 3. [Figure 2A] V FB = -50V.
(B) 熱酸化SiO2膜２上を覆うPSG膜５上面にアル
ミニウム・パツド３が形成されている。〔第２
図Ｂ〕ＶFB＝−6V
(C) 上記第１図と同様であるが、アルミニウム・
パツド３の周縁下にPSG膜５が形成されていな
い。〔第２図Ｃ〕ＶFB＝−12V
(D) 熱酸化SiO2膜２上、アルミニウム・パツド
３下に多結晶シリコン層７が形成されている。
〔第２図Ｄ〕ＶFB＝−4V。(B) An aluminum pad 3 is formed on the upper surface of the PSG film 5 covering the thermally oxidized SiO 2 film 2. [Second
Figure B] V FB = -6V (C) Same as Figure 1 above, but with aluminum
The PSG film 5 is not formed under the periphery of the pad 3. [FIG. 2C] V FB =-12V (D) A polycrystalline silicon layer 7 is formed on the thermally oxidized SiO 2 film 2 and below the aluminum pad 3.
[Figure 2D] V FB = -4V.
(E) 上記(D)と同様であるが、アルミニウム・パツ
ド３と多結晶シリコン７との間にPSG膜５が介
在している。〔第２図Ｅ〕ＶFB＝0V
｜Ｖ｜は汚染度のパラメータであり、これらの
結果から上記(E)の場合がボンデイング・パツド３
からの汚染を最も効率よく防止できることがわか
る。(E) Same as (D) above, but PSG film 5 is interposed between aluminum pad 3 and polycrystalline silicon 7. [Figure 2 E] V FB = 0V |V| is a parameter of contamination degree, and from these results, case (E) above is bonding pad 3.
It can be seen that the most efficient way to prevent contamination from
本発明は上記実験結果から生まれたものであ
り、その目的は上記のようなアルミニウム・ボン
デイング・パツド３からの汚染を防止し、素子特
性の安定化をはかることにある。 The present invention was born from the above experimental results, and its purpose is to prevent contamination from the aluminum bonding pad 3 as described above and to stabilize device characteristics.
このため本発明では、上記第２図Ｅに示すよう
に、上記熱酸化SiO2膜（第１の絶縁膜）２上、
ボンデイング・パツド３を形成すべき部分に多結
晶シリコン７を形成し、その多結晶シリコンを含
む基板１の上面にPSG膜（第２の絶縁膜）５を形
成し、そのPSG膜５上にボンデイング・パツド３
を形成する点に特徴がある。しかし、上記多結晶
シリコン７はゲート電極となる多結晶シリコン形
成時に形成される点にも特徴がある。この場合、
アルミニウム・パツド３と第１の絶縁膜２との間
にリンを含む層を設けることが必要であり、そう
することにより、アルミニウム・パツド３から入
る汚染イオンによる表面反転を防止することがで
きる。従つて第２の絶縁膜５および多結晶シリコ
ン７、あるいはそのいずれか一方にリンをドープ
する。 Therefore, in the present invention, as shown in FIG. 2E, on the thermally oxidized SiO 2 film (first insulating film) 2,
Polycrystalline silicon 7 is formed in the area where the bonding pad 3 is to be formed, a PSG film (second insulating film) 5 is formed on the upper surface of the substrate 1 containing the polycrystalline silicon, and bonding is performed on the PSG film 5.・Pad 3
It is characterized by the fact that it forms. However, another feature of the polycrystalline silicon 7 is that it is formed during the formation of polycrystalline silicon that will become the gate electrode. in this case,
It is necessary to provide a layer containing phosphorus between the aluminum pad 3 and the first insulating film 2, so that surface inversion due to contaminating ions entering from the aluminum pad 3 can be prevented. Therefore, the second insulating film 5 and/or the polycrystalline silicon 7 are doped with phosphorus.
以下、本発明の具体的な製法について説明す
る。 Hereinafter, a specific manufacturing method of the present invention will be explained.
第３図ａ〜ｅは本発明をＣ−MOS（Comple
mentary Metal oxide Semiconductor）に適用し
た際の処理工程図を示す。(a) Ｎ形シリコン基板
（＜100＞、２Ωcm）１１にＰ形ウエル８を形成
し、また基板１１上の熱酸化SiO2膜｛8500Å
厚）１２のうち、ソース、ドレイン、ゲート部に
対応する部分を選択的に取り除く。(b) 上記基板
１１を加熱処理することによりゲート絶縁膜形成
用SiO2膜（0.1〜0.2μｍ厚）を、またその上に
CVD法によりゲート電極形成用多結晶シリコン
膜（0.4〜0.5μｍ厚）をそれぞれ形成した後、シ
リコン膜をフオトエツチングすることによりゲー
ト９ａ，９ｂを形成する。この時、熱酸化SiO2
膜１２上、ボンデイング・パツドを形成する部分
の多結晶シリコン１７を残存させておく。(c) 上
記基板１１上、多結晶シリコン１７およびＰ形ウ
エル８部分を覆うCVD SiO2膜（3000Å厚）１０
ａをマスクとしてポロンを拡散することにより、
P+ソースＳ、ドレインＤを形成する。(d) (c)と
は逆に、多結晶シリコン１７およびＰ形ウエル８
の部分以外を覆うCVD SiO2膜（3000Å厚）１０
ｂをマスクとしてリンを拡散することによりN+
ソースS′、ドレインD′を形成する。この時、本発
明の要部である多結晶シリコン１７にもリンがド
ープされる。(e) 上記基板１１上面全体にCVD
法によりPSG膜（9000Å厚）１５を形成し、つづ
いて膜１５のうちコンタクト部分を選択的に取り
除いた後、全面蒸着したアルミニウム（13500Å
厚）をフオトエツチングしてボンデイング・パツ
ド１３およびソース、ドレイン、ゲートの各電極
を形成し、その後、基板１１上面のうちアルミニ
ウム・パツド１３部分のみを露出するようにＰ
SG膜（5000Å厚）１６を形成する。これによ
り、前記第２図Ｅと同様のボンデイング・パツド
態様が得られる。 Figures 3a to 3e show the present invention in C-MOS (Complete
A diagram of the processing process when applied to mentary Metal oxide Semiconductor) is shown. (a) A P-type well 8 is formed on an N-type silicon substrate (<100>, 2Ωcm) 11, and a thermally oxidized SiO 2 film {8500Å
Of the thickness) 12, portions corresponding to the source, drain, and gate portions are selectively removed. (b) By heat-treating the substrate 11, a SiO 2 film (0.1 to 0.2 μm thick) for forming a gate insulating film is formed on it.
After forming polycrystalline silicon films (0.4 to 0.5 .mu.m thick) for forming gate electrodes by the CVD method, gates 9a and 9b are formed by photoetching the silicon films. At this time, thermal oxidation SiO 2
Polycrystalline silicon 17 is left on the film 12 in a portion where a bonding pad will be formed. (c) CVD SiO 2 film (3000 Å thick) 10 covering the polycrystalline silicon 17 and P-type well 8 portion on the substrate 11
By diffusing Poron using a as a mask,
P + source S and drain D are formed. (d) Contrary to (c), polycrystalline silicon 17 and P-type well 8
CVD SiO 2 film (3000 Å thick) covering areas other than 10
By diffusing phosphorus using b as a mask, N +
A source S′ and a drain D′ are formed. At this time, the polycrystalline silicon 17, which is the essential part of the present invention, is also doped with phosphorus. (e) CVD on the entire top surface of the above board 11
After forming a PSG film (9000 Å thick) 15 by a method, and then selectively removing the contact portion of the film 15, a PSG film 15 (13500 Å thick) was deposited on the entire surface.
The bonding pad 13 and the source, drain, and gate electrodes are formed by photo-etching the aluminum pad (thickness), and then P is etched to expose only the aluminum pad 13 portion of the upper surface of the substrate 11.
An SG film (5000 Å thick) 16 is formed. As a result, a bonding pad configuration similar to that shown in FIG. 2E is obtained.
また、第４図ａ〜ｄは本発明をＰチヤンネル形
シリコンゲート構造のMOSに適用した際の処理
工程図を示す。(a) Ｎ形シリコン基板２１上面の
熱酸化SiO2膜２２のうちソース、ドレイン、ゲ
ート部に対応する部分を選択的に取り除き、上記
Ｃ−MOSにおける(b)工程と同様にしてゲート９
ｃを形成する。この時、熱酸化SiO2膜２２上、
ボンデイング・パツドを形成する部分の多結晶シ
リコン２７を残存させておくのだが、そのシリコ
ン２７はP+ソースＳ、ドレインＤを形成するた
めのボロン拡散によりＰ形化されている。従つ
て、本発明ではそのシリコン２７をＮ形化するた
め、次工程へ移る前、たとえばガードリング用
N+拡散時等にシリコン２７にリンをドープす
る。(b) 上記基板２１上面全体にCVD法により
PSG膜２５を形成し、つづいて膜２５のうちコン
タクト部分を選択的に取り除く。(c) アルミニウ
ムを全面蒸着した後、フオトエツチングによりボ
ンデイング・パツド２３およびソース、ドレイ
ン、ゲートの各電極を形成する。(d) 上記基板２
１のうちアルミニウム・パツド２３部分のみを露
出するようにＰSG膜２６を形成する。 Furthermore, FIGS. 4a to 4d show processing steps when the present invention is applied to a MOS having a P channel type silicon gate structure. (a) Portions of the thermally oxidized SiO 2 film 22 on the upper surface of the N-type silicon substrate 21 corresponding to the source, drain, and gate portions are selectively removed, and the gate 9 is removed in the same manner as in step (b) in the C-MOS.
form c. At this time, on the thermally oxidized SiO 2 film 22,
The polycrystalline silicon 27 in the portion where the bonding pad is to be formed is left, but the silicon 27 is made into P type by boron diffusion to form the P + source S and drain D. Therefore, in the present invention, in order to make the silicon 27 N-type, it is necessary to prepare the silicon 27 for the guard ring before proceeding to the next step.
The silicon 27 is doped with phosphorus during N + diffusion. (b) The entire upper surface of the substrate 21 is coated by CVD method.
A PSG film 25 is formed, and then contact portions of the film 25 are selectively removed. (c) After aluminum is deposited on the entire surface, bonding pads 23 and source, drain, and gate electrodes are formed by photoetching. (d) Above board 2
A PSG film 26 is formed so that only the aluminum pad 23 portion of the aluminum pad 1 is exposed.
なお、Ｎチヤンネル形のMOSの場合には、ソ
ース、ドレインを形成する際にボンデイング・パ
ツド下の多結晶シリコンにも同時にリンがドープ
されるため、本発明を容易に適用できることは明
らかであろう。 Note that in the case of an N-channel MOS, the polycrystalline silicon under the bonding pad is also doped with phosphorus when forming the source and drain, so it is obvious that the present invention can be easily applied. .
上述のように、本発明の絶縁ゲート形半導体装
置の製造方法によれば、アルミニウム・ボンデイ
ング・パツド３，１３，２３下にリン処理された
保護膜（PSG膜５，１５，２５、多結晶シリコン
７，１７，２７）が配置されるため、パツド部か
らの表面汚染を防止して素子特性を安定化でき、
また上記保護膜はワイヤ・ボンデイング時にその
下層部分を保護する作用効果をも奏する。 As described above, according to the method of manufacturing an insulated gate type semiconductor device of the present invention, a phosphor-treated protective film (PSG film 5, 15, 25, polycrystalline silicon film 5, 15, 25, polycrystalline silicon 7, 17, 27), it is possible to prevent surface contamination from the pad part and stabilize the element characteristics.
The protective film also has the effect of protecting the underlying layer during wire bonding.
第１図は従来のこの種の装置における問題点を
説明するための断面図、第２図Ａ〜Ｅは本発明の
根拠となる実験に用いた各種のボンデイング・パ
ツド態様を示す断面図、第３図ａ〜ｅは本発明を
Ｃ−MOSに適用した際の処理工程図、第４図ａ
〜ｄは本発明をＰチヤンネル形シリコンゲート構
造のMOSに適用した際の処理工程図である。
１，１１，２１……シリコン基板、２，１２，
２２……熱酸化SiO2膜、３，１３，２３……ア
ルミニウム・ボンデイング・パツド、５，１５，
２５……ＰSG膜、６，１６，２６……PSG膜、
７，１７，２７……多結晶シリコン。
FIG. 1 is a cross-sectional view for explaining problems in conventional devices of this type, FIGS. Figures 3a to 3e are processing process diagrams when the present invention is applied to C-MOS, Figure 4a
-d are processing process diagrams when the present invention is applied to a MOS having a P-channel type silicon gate structure. 1, 11, 21...Silicon substrate, 2, 12,
22...Thermal oxidation SiO 2 film, 3,13,23...Aluminum bonding pad, 5,15,
25...PSG film, 6,16,26...PSG film,
7, 17, 27...polycrystalline silicon.
Claims (1)
る工程、上記厚い絶縁膜上及び薄い絶縁膜上に選
択的に多結晶シリコン層を形成する工程、上記薄
い絶縁膜上に形成された多結晶シリコン層をマス
クとして上記半導体表面にソース及びドレイン領
域を形成する工程、上記厚い絶縁膜、薄い絶縁膜
及びそれらの上に形成された多結晶シリコン層を
覆うようにそれらの上に外部から被着される他の
絶縁膜を形成する工程、上記厚い絶縁膜上に形成
された多結晶シリコン層上に上記他の絶縁膜を介
してボンデイングパツドとなる金属層を形成する
工程とを有することを特徴とする絶縁ゲート形半
導体装置の製造方法。1. A step of forming a thick insulating film and a thin insulating film on a semiconductor, a step of selectively forming a polycrystalline silicon layer on the thick insulating film and a thin insulating film, and a step of forming a polycrystalline silicon layer on the thin insulating film. forming source and drain regions on the surface of the semiconductor using a silicon layer as a mask; depositing the thick insulating film, the thin insulating film, and the polycrystalline silicon layer formed thereon from the outside to cover them; and a step of forming a metal layer to serve as a bonding pad on the polycrystalline silicon layer formed on the thick insulating film via the other insulating film. A method for manufacturing a featured insulated gate semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065341A JPS58184A (en) | 1982-04-21 | 1982-04-21 | Manufacturing method for insulated gate type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065341A JPS58184A (en) | 1982-04-21 | 1982-04-21 | Manufacturing method for insulated gate type semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50047536A Division JPS5846851B2 (en) | 1975-04-21 | 1975-04-21 | semiconductor equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184A JPS58184A (en) | 1983-01-05 |
| JPS62591B2 true JPS62591B2 (en) | 1987-01-08 |
Family
ID=13284141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065341A Granted JPS58184A (en) | 1982-04-21 | 1982-04-21 | Manufacturing method for insulated gate type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184A (en) |
-
1982
- 1982-04-21 JP JP57065341A patent/JPS58184A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184A (en) | 1983-01-05 |
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