JPS6259339B2 - - Google Patents
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- JPS6259339B2 JPS6259339B2 JP57148813A JP14881382A JPS6259339B2 JP S6259339 B2 JPS6259339 B2 JP S6259339B2 JP 57148813 A JP57148813 A JP 57148813A JP 14881382 A JP14881382 A JP 14881382A JP S6259339 B2 JPS6259339 B2 JP S6259339B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5354—Using table lookup, e.g. for digit selection in division by digit recurrence
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- Computational Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Television Systems (AREA)
- Complex Calculations (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
〔発明の技術分野〕
この発明は例えば文字放送システムやキヤプテ
ンシステムに於いて、色データの縦方向のアドレ
スを設定するのに好適な割算回路に関する。 文字放送やキヤプステンシステムに於いては、
表示画面は横方向に248画素、縦方向に204画素の
ドツトパターンで構成されている。そして、着色
に関しては横方向に８画素、縦方向に12画素のサ
ブブロツクと呼ばれる単位で行なわれている。し
たがつて、表示画面には第１図に示すように横方
向に０〜247までの８ビツトのＸアドレス、縦方
向に０〜203までの８ビツトのＹアドレスが割り
当てられる。そして、着色に際してはサブブロツ
クに対応して、横方向に５画素ごとに０〜30まで
の準列、縦方向に12画素ごとに０〜16までの準行
が割り当てられる。また、ドツトパターンは、横
方向８画素単位に画像メモリから読み出される
為、ドツトパターンに対しては、横方向は０〜30
までの準列が、縦方向は０〜203までのＹアドレ
スが構成単位となる。また、着色は上述したサブ
ブロツクごとに行なわれる為、色データは横方向
に関してはドツトパターンデータと同様に０〜30
までの準列を単位に読み出せばよいが、縦方向に
関しては、12画素単位の準行を単位として読み出
さなければならない。したがつて、色データの縦
方向のアドレスをつくるにはドツトパターンデー
タの縦方向のアドレスである０〜203を12単位ご
とに分割して０〜16までの準行に変換する準行変
換回路が必要である。 また、着色単位であるサブブロツクは、現在は
横方向５画素、縦方向12画素となつているが、サ
ブブロツクは細かいほどより精密な着色ができる
為、将来的には、現在よりもつと細かい単位にな
ることが予想される。この場合、縦方向のＹアド
レスを準行変換しなければならないが、準行の単
位が２ライン、４ライン、８ラインといつた２n
（ｎ＝１、２、３、……）ごとならば、８ビツト
のＹアドレスの上位７ビツト、上位６ビツト、上
位５ビツトを準行変換したアドレスとすることに
よつて簡単に変換することができる。しかし、３
ライン、６ライン、９ライン、……、それに現在
採用されている12ライン単位の変換を行なう場合
には、３ライン単位の準行変換を行なう必要があ
る。そして、２ライン単位の準行変換と３ライン
単位の準行変換を組み合わせれば、２ライン、３
ライン、４ライン、６ライン、８ライン、９ライ
ン、12ライン単位といつたほとんどの準行変換が
可能となる。この場合、２ライン単位の準行変換
はＹアドレスの各ビツトをシフトさせるだけでよ
いので、３ライン単位の準行変換回路をどのよう
に構成するかが重要となつてくる。 ここで、８ビツトのＹアドレスとこれに３ライ
ン単位の準行変換をほどこした新しいアドレスと
の対応表を表１に示し、これを用いて３ライン単
位の準行変換回路の例について説明する。
ンシステムに於いて、色データの縦方向のアドレ
スを設定するのに好適な割算回路に関する。 文字放送やキヤプステンシステムに於いては、
表示画面は横方向に248画素、縦方向に204画素の
ドツトパターンで構成されている。そして、着色
に関しては横方向に８画素、縦方向に12画素のサ
ブブロツクと呼ばれる単位で行なわれている。し
たがつて、表示画面には第１図に示すように横方
向に０〜247までの８ビツトのＸアドレス、縦方
向に０〜203までの８ビツトのＹアドレスが割り
当てられる。そして、着色に際してはサブブロツ
クに対応して、横方向に５画素ごとに０〜30まで
の準列、縦方向に12画素ごとに０〜16までの準行
が割り当てられる。また、ドツトパターンは、横
方向８画素単位に画像メモリから読み出される
為、ドツトパターンに対しては、横方向は０〜30
までの準列が、縦方向は０〜203までのＹアドレ
スが構成単位となる。また、着色は上述したサブ
ブロツクごとに行なわれる為、色データは横方向
に関してはドツトパターンデータと同様に０〜30
までの準列を単位に読み出せばよいが、縦方向に
関しては、12画素単位の準行を単位として読み出
さなければならない。したがつて、色データの縦
方向のアドレスをつくるにはドツトパターンデー
タの縦方向のアドレスである０〜203を12単位ご
とに分割して０〜16までの準行に変換する準行変
換回路が必要である。 また、着色単位であるサブブロツクは、現在は
横方向５画素、縦方向12画素となつているが、サ
ブブロツクは細かいほどより精密な着色ができる
為、将来的には、現在よりもつと細かい単位にな
ることが予想される。この場合、縦方向のＹアド
レスを準行変換しなければならないが、準行の単
位が２ライン、４ライン、８ラインといつた２n
（ｎ＝１、２、３、……）ごとならば、８ビツト
のＹアドレスの上位７ビツト、上位６ビツト、上
位５ビツトを準行変換したアドレスとすることに
よつて簡単に変換することができる。しかし、３
ライン、６ライン、９ライン、……、それに現在
採用されている12ライン単位の変換を行なう場合
には、３ライン単位の準行変換を行なう必要があ
る。そして、２ライン単位の準行変換と３ライン
単位の準行変換を組み合わせれば、２ライン、３
ライン、４ライン、６ライン、８ライン、９ライ
ン、12ライン単位といつたほとんどの準行変換が
可能となる。この場合、２ライン単位の準行変換
はＹアドレスの各ビツトをシフトさせるだけでよ
いので、３ライン単位の準行変換回路をどのよう
に構成するかが重要となつてくる。 ここで、８ビツトのＹアドレスとこれに３ライ
ン単位の準行変換をほどこした新しいアドレスと
の対応表を表１に示し、これを用いて３ライン単
位の準行変換回路の例について説明する。
【表】
この発明は上記の事情に対処すべくなされたも
ので、例えば文字放送システムやキヤプテンシス
テムに於いて、表示画面の縦方向のアドレスの準
行変換を行なう場合にハード量の低減を図り得る
割算回路を提供することを目的とする。 〔発明の概要〕 この発明は、ｎビツトの２進数Lnをｍ分の１
（但し、ｍ＝２a−１、ａは２以上の正の整数）に
割算して商を求めるのに、割算Ｌｎ／ｍを下記の無限 級数に展開し、この無限級数の各項の小数点以下
を加算し、この加算結果から無限級数の循環性を
利用して整数桁への桁上り値を求め、これを各項
の整数桁の加算結果に加算するように構成したも
のである。 但し、 Ｌ(o-ba)＝Ｌｎ／２ｂａ 〔発明の実施例〕 以下、図面を参照してこの発明の実施例を詳細
に説明する。 説明の便宜上被除数を８ビツトで示される２進
整Lnとし、除数ｍをｍ＝３（２a−１＝22−１）
としたＬｎ／ｍ＝Ｌ８／３の場合の割算を一例として説
明す る。 まず、８ビツトのＹアドレスL8を L8＝a7a6a5a4a3a2a1a0 とおくことにする。ここで、a0からa7はＹアドレ
スL8を２進数で表現した場合の各ビツトの数値
を表わし、０または１をとる。a0は最下位ビツト
を表わし、a7が最上位ビツトを表わす。 ここで、ＹアドレスL8に３ライン単位の準行
変換をほどこすということは、ＹアドレスL8を
３で割つたときの商を求めることを意味する。と
ころで、Ｌ８／３は次式(1)で表わされる。 Ｌ８／３＝Ｌ８／４×４／３ ＝Ｌ８／４×（１＋１／３） ＝Ｌ８／４＋１／３×Ｌ８／４ ……(1) となる、ここで、Ｌ８／４とはＹアドレス a7a6a5a4a3a2a1a0の小数点を２桁左に、つまり上位
ビツト側に移動させることを意味し、
a7a6a5a4a3a2・a1a0と表わされる。これにより、
Ｌ８／４は整数桁が６桁となり、これをL6と表わす と、先の式(1)は次式(2)のように表わされる。 Ｌ８／３＝L6＋Ｌ６／３ ……(2) Ｌ６／３に対しても、Ｌ８／３と同様の操作を行なえば
、 Ｌ８／３＝L6＋Ｌ６／３ ＝L6＋L4＋Ｌ４／３ ……(3) となる。以下、同様に同じ操作を行なえば、 Ｌ８／３＝L6＋Ｌ６／３ ＝L6＋L4＋Ｌ４／３ ＝L6＋L4＋L2＋Ｌ２／３ ＝L6＋L4＋L2＋L0＋Ｌ０／３ ＝L6＋L4＋L2＋L0＋… ……(4) となり、Ｌ８／３は無限級数L6＋L4＋L2＋L0＋……に 展開できる。ここで、L6、L4、L2、L0、……と
いつた各項はＹアドレスL8を２進数表示した
a7a6a5a4a3a2a1a0の小数点を２桁ずつ左に移動させ
たもので、具体的には次のようになる。 L6＝a7a6a5a4a3a2・a1a0 L4＝a7a6a5a4・a3a2a1a0 L2＝a7a6・a5a4a3a2a1a0 L0＝０・a7a6a5a4a3a2a1a0 〓 したがつて、ＹアドレスL8を準行変換したＬ８／３ は以下に示す無限級数の和を求めることによつて
求まる。 このように示される無限級数の和を求める場合
に於いて、小数点以下は、次に示すような２ビツ
トの数を４回加算する漸化項の総和を漸化的に求
めることにより求まる。 この一つの漸化項の加算結果をX3X2X1X0とす
ると、このX3X2X1X0の値により上位桁の漸化項
に桁上げの影響が知れる。これにより整数桁への
桁上げを判定できる。a0、a1、a2、a3、a4、a5、
a6、a7はそれぞれ０または１をとるが、それらの
値のとり方によつて一つの漸化項での４個の２ビ
ツトの足し算の結果X3X2X1X0は次の表に示すよ
うに13種類に分類される。例えば、a0〜a7がすべ
て０の場合、X3X2X1X0は0000となり、a0〜a7が
すべて１の場合、X3、X2、X1、X0は1100とな
る。
ので、例えば文字放送システムやキヤプテンシス
テムに於いて、表示画面の縦方向のアドレスの準
行変換を行なう場合にハード量の低減を図り得る
割算回路を提供することを目的とする。 〔発明の概要〕 この発明は、ｎビツトの２進数Lnをｍ分の１
（但し、ｍ＝２a−１、ａは２以上の正の整数）に
割算して商を求めるのに、割算Ｌｎ／ｍを下記の無限 級数に展開し、この無限級数の各項の小数点以下
を加算し、この加算結果から無限級数の循環性を
利用して整数桁への桁上り値を求め、これを各項
の整数桁の加算結果に加算するように構成したも
のである。 但し、 Ｌ(o-ba)＝Ｌｎ／２ｂａ 〔発明の実施例〕 以下、図面を参照してこの発明の実施例を詳細
に説明する。 説明の便宜上被除数を８ビツトで示される２進
整Lnとし、除数ｍをｍ＝３（２a−１＝22−１）
としたＬｎ／ｍ＝Ｌ８／３の場合の割算を一例として説
明す る。 まず、８ビツトのＹアドレスL8を L8＝a7a6a5a4a3a2a1a0 とおくことにする。ここで、a0からa7はＹアドレ
スL8を２進数で表現した場合の各ビツトの数値
を表わし、０または１をとる。a0は最下位ビツト
を表わし、a7が最上位ビツトを表わす。 ここで、ＹアドレスL8に３ライン単位の準行
変換をほどこすということは、ＹアドレスL8を
３で割つたときの商を求めることを意味する。と
ころで、Ｌ８／３は次式(1)で表わされる。 Ｌ８／３＝Ｌ８／４×４／３ ＝Ｌ８／４×（１＋１／３） ＝Ｌ８／４＋１／３×Ｌ８／４ ……(1) となる、ここで、Ｌ８／４とはＹアドレス a7a6a5a4a3a2a1a0の小数点を２桁左に、つまり上位
ビツト側に移動させることを意味し、
a7a6a5a4a3a2・a1a0と表わされる。これにより、
Ｌ８／４は整数桁が６桁となり、これをL6と表わす と、先の式(1)は次式(2)のように表わされる。 Ｌ８／３＝L6＋Ｌ６／３ ……(2) Ｌ６／３に対しても、Ｌ８／３と同様の操作を行なえば
、 Ｌ８／３＝L6＋Ｌ６／３ ＝L6＋L4＋Ｌ４／３ ……(3) となる。以下、同様に同じ操作を行なえば、 Ｌ８／３＝L6＋Ｌ６／３ ＝L6＋L4＋Ｌ４／３ ＝L6＋L4＋L2＋Ｌ２／３ ＝L6＋L4＋L2＋L0＋Ｌ０／３ ＝L6＋L4＋L2＋L0＋… ……(4) となり、Ｌ８／３は無限級数L6＋L4＋L2＋L0＋……に 展開できる。ここで、L6、L4、L2、L0、……と
いつた各項はＹアドレスL8を２進数表示した
a7a6a5a4a3a2a1a0の小数点を２桁ずつ左に移動させ
たもので、具体的には次のようになる。 L6＝a7a6a5a4a3a2・a1a0 L4＝a7a6a5a4・a3a2a1a0 L2＝a7a6・a5a4a3a2a1a0 L0＝０・a7a6a5a4a3a2a1a0 〓 したがつて、ＹアドレスL8を準行変換したＬ８／３ は以下に示す無限級数の和を求めることによつて
求まる。 このように示される無限級数の和を求める場合
に於いて、小数点以下は、次に示すような２ビツ
トの数を４回加算する漸化項の総和を漸化的に求
めることにより求まる。 この一つの漸化項の加算結果をX3X2X1X0とす
ると、このX3X2X1X0の値により上位桁の漸化項
に桁上げの影響が知れる。これにより整数桁への
桁上げを判定できる。a0、a1、a2、a3、a4、a5、
a6、a7はそれぞれ０または１をとるが、それらの
値のとり方によつて一つの漸化項での４個の２ビ
ツトの足し算の結果X3X2X1X0は次の表に示すよ
うに13種類に分類される。例えば、a0〜a7がすべ
て０の場合、X3X2X1X0は0000となり、a0〜a7が
すべて１の場合、X3、X2、X1、X0は1100とな
る。
【表】
この13種類の結果により整数桁への桁上げ
Y2Y1Y0を求めると次のようになる。 (1) X3X2X1X0＝0000の場合 したがつて、Y2Y1Y0＝000 (2) X3X2X1X0＝0001の場合 したがつて、Y2Y1Y0＝000 (3) X3X2X1X0＝0010の場合 したがつて、Y2Y1Y0＝000 (4) X3X2X1X0＝0011の場合 ここで、0.111111……＝1.0なることに注意
すればY2Y1Y0＝0011となる。 (5) X3X2X1X0＝0100 したがつて、Y2Y1Y0＝0011 以下、同様にしてX3X2X1X0より整数桁への桁
上げY2Y1Y0を求めると、表３のようになる。
Y2Y1Y0を求めると次のようになる。 (1) X3X2X1X0＝0000の場合 したがつて、Y2Y1Y0＝000 (2) X3X2X1X0＝0001の場合 したがつて、Y2Y1Y0＝000 (3) X3X2X1X0＝0010の場合 したがつて、Y2Y1Y0＝000 (4) X3X2X1X0＝0011の場合 ここで、0.111111……＝1.0なることに注意
すればY2Y1Y0＝0011となる。 (5) X3X2X1X0＝0100 したがつて、Y2Y1Y0＝0011 以下、同様にしてX3X2X1X0より整数桁への桁
上げY2Y1Y0を求めると、表３のようになる。
このようにこの発明によれば、例えば表示画面
の縦方向のアドレスの準行変換を行なう場合にハ
ード量の低減を図り得る割算回路を提供すること
ができる。
の縦方向のアドレスの準行変換を行なう場合にハ
ード量の低減を図り得る割算回路を提供すること
ができる。
第１図は文字放送システム等に於けるアドレス
設定を説明する為の図、第２図はこの発明に係る
割算回路の第１の実施例を示す回路図、第３図は
第２図に示す判定回路の具体的構成の一例を示す
回路図、第４図はこの発明に係る割算回路の第２
の実施例を示す回路図、第５図は第４図に示すス
イツチパルス・ラツチパルス発生回路から発生さ
れるパルスを示すタイミングチヤートである。 １１，１２……２ビツト全加算器、１３，１５
……３ビツト全加算器、１４，２４……判定回
路、１６……６ビツト全加算器、１７，２６……
７ビツト全加算器、２１，２５……切換え回路、
２３，２７……ラツチ回路、X1〜X7……アンド
回路、Y1，Y2……オア回路、Z1〜Z3……インバ
ータ回路。
設定を説明する為の図、第２図はこの発明に係る
割算回路の第１の実施例を示す回路図、第３図は
第２図に示す判定回路の具体的構成の一例を示す
回路図、第４図はこの発明に係る割算回路の第２
の実施例を示す回路図、第５図は第４図に示すス
イツチパルス・ラツチパルス発生回路から発生さ
れるパルスを示すタイミングチヤートである。 １１，１２……２ビツト全加算器、１３，１５
……３ビツト全加算器、１４，２４……判定回
路、１６……６ビツト全加算器、１７，２６……
７ビツト全加算器、２１，２５……切換え回路、
２３，２７……ラツチ回路、X1〜X7……アンド
回路、Y1，Y2……オア回路、Z1〜Z3……インバ
ータ回路。
Claims (1)
- 【特許請求の範囲】 １ ｎビツトの２進数Lnをｍ分の１（但し、ｍ
＝２n−１、ａは２以上の正の整数）に割算し、
その商を求める割算回路に於いて、割算Ｌｎ／ｍを次 式で示される無限級数に展開し、 但し、 Ln−ba＝Ｌｎ／２ｂａ（ｂは正の整数） 上記の如く展開される無限級数に基づいて、 前記無限級数の各項の小数点以下を上位ビツト
からａビツトずつ分割し、各項の対応するａビツ
ト分割部を加算する第１の加算手段手段と、 前記第１の加算手段の加算結果に基づいて、該
加算結果にこれを下位に順次ａビツトずつシフト
して加算した場合に生じる小数点以下から整数桁
への桁上げを判定する判定手段と、 前記無限級数の各項の整数桁及び前記判定手段
から得られる整数桁への桁上がり値を加算する第
２の加算手段とを具備し、ｎビツトの２進数をｍ
分の１に割算するように構成されたことを特徴と
する割算回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148813A JPS5938850A (ja) | 1982-08-27 | 1982-08-27 | 割算回路 |
| US06/525,490 US4599702A (en) | 1982-08-27 | 1983-08-22 | Divider circuit for dividing n-bit binary data using decimal shifting and summation techniques |
| DE3330688A DE3330688A1 (de) | 1982-08-27 | 1983-08-25 | Dividierschaltung |
| GB08322867A GB2126386B (en) | 1982-08-27 | 1983-08-25 | Divider circuit |
| KR1019830004001A KR860001321B1 (ko) | 1982-08-27 | 1983-08-26 | 제산회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148813A JPS5938850A (ja) | 1982-08-27 | 1982-08-27 | 割算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5938850A JPS5938850A (ja) | 1984-03-02 |
| JPS6259339B2 true JPS6259339B2 (ja) | 1987-12-10 |
Family
ID=15461282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148813A Granted JPS5938850A (ja) | 1982-08-27 | 1982-08-27 | 割算回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4599702A (ja) |
| JP (1) | JPS5938850A (ja) |
| KR (1) | KR860001321B1 (ja) |
| DE (1) | DE3330688A1 (ja) |
| GB (1) | GB2126386B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585649B2 (ja) * | 1987-11-30 | 1997-02-26 | インデータシステムズ株式会社 | 除算回路 |
| JP3276444B2 (ja) * | 1993-03-22 | 2002-04-22 | 三菱電機株式会社 | 除算回路 |
| ATE410340T1 (de) | 2001-06-15 | 2008-10-15 | Hills Numberplates Ltd | Fahrzeug-kennzeichenschild |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631230A (en) * | 1970-09-24 | 1971-12-28 | Ibm | Binary arithmetic unit implementing a multiplicative steration for the exponential, logarithm, quotient and square root functions |
| US4118785A (en) * | 1973-10-08 | 1978-10-03 | Nippon Telegraph And Telephone Public Corporation | Method and apparatus for digital attenuation by pattern shifting |
| JPS6016650B2 (ja) * | 1979-07-11 | 1985-04-26 | 日本電気株式会社 | 除算装置 |
-
1982
- 1982-08-27 JP JP57148813A patent/JPS5938850A/ja active Granted
-
1983
- 1983-08-22 US US06/525,490 patent/US4599702A/en not_active Expired - Fee Related
- 1983-08-25 DE DE3330688A patent/DE3330688A1/de active Granted
- 1983-08-25 GB GB08322867A patent/GB2126386B/en not_active Expired
- 1983-08-26 KR KR1019830004001A patent/KR860001321B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3330688C2 (ja) | 1988-12-29 |
| GB2126386B (en) | 1985-12-24 |
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