JPS62606B2 - - Google Patents
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- JPS62606B2 JPS62606B2 JP54105510A JP10551079A JPS62606B2 JP S62606 B2 JPS62606 B2 JP S62606B2 JP 54105510 A JP54105510 A JP 54105510A JP 10551079 A JP10551079 A JP 10551079A JP S62606 B2 JPS62606 B2 JP S62606B2
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- Japan
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- transistor
- transistors
- bias
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はプツシユプル増幅回路に関する。
従来プツシユプル増幅回路としては、バイアス
条件によりＡ級、AB級、Ｂ級に大別される。
条件によりＡ級、AB級、Ｂ級に大別される。
AB級及びＢ級プツシユプル増幅回路ではバイ
アス電流は少ないので、熱損失は小さいが、入力
信号により出力トランジスタは交互に導通、非導
通状態になるのでスイツチング歪みを生じる欠点
がある。
アス電流は少ないので、熱損失は小さいが、入力
信号により出力トランジスタは交互に導通、非導
通状態になるのでスイツチング歪みを生じる欠点
がある。
又、トランジスタプツシユプル増幅回路に於け
るコレクタ電流ＩC対ベースエミツタ間電圧ＶBE
特性（以下ＩC−ＶBE特性という）の立上りの非
直線性から生じるクロス・オーバー歪みに関して
はバイアス条件をどの様に設定しても、合成伝達
特性は直線にはならず、Ａ級、AB級及びＢ級の
いずれの場合にもクロス・オーバー歪みは皆無に
はならない事が知られている。特に熱損失の小さ
いＢ級の場合にクロス・オーバー歪みは顕著であ
る。
るコレクタ電流ＩC対ベースエミツタ間電圧ＶBE
特性（以下ＩC−ＶBE特性という）の立上りの非
直線性から生じるクロス・オーバー歪みに関して
はバイアス条件をどの様に設定しても、合成伝達
特性は直線にはならず、Ａ級、AB級及びＢ級の
いずれの場合にもクロス・オーバー歪みは皆無に
はならない事が知られている。特に熱損失の小さ
いＢ級の場合にクロス・オーバー歪みは顕著であ
る。
本発明の目的は従来のプツシユプル増幅回路に
於ける上述の様なスイツチング歪又はクロスオー
バー歪み、又はそのいずれをも減少させうるプツ
シユプル増幅回路を提供するものである。
於ける上述の様なスイツチング歪又はクロスオー
バー歪み、又はそのいずれをも減少させうるプツ
シユプル増幅回路を提供するものである。
この目的を達成する為本発明によるプツシユプ
ル増幅回路は、プツシユプル接続された第１及び
第２のトランジスタの各ベースと出力点との間に
整流素子を介して所定電圧を印加するバイアス補
正手段と、上記各ベースにバイアスを印加する手
段とを有するもので、以下実施例に従つて詳細に
説明する。
ル増幅回路は、プツシユプル接続された第１及び
第２のトランジスタの各ベースと出力点との間に
整流素子を介して所定電圧を印加するバイアス補
正手段と、上記各ベースにバイアスを印加する手
段とを有するもので、以下実施例に従つて詳細に
説明する。
第１図は本発明の一実施例であり、プツシユプ
ル出力トランジスタであるNPNトランジスタTr1
及びPNPトランジスタTr2のエミツタは各々エミ
ツタ抵抗R1及びR2を介して出力点Ｑに共通接続
される。この出力トランジスタTr1及びTr2の両
ベース間にはそれぞれ抵抗R3及びR4を介して出
力トランジスタのベースバイアスを与える為の基
準電圧源E1が接続される。
ル出力トランジスタであるNPNトランジスタTr1
及びPNPトランジスタTr2のエミツタは各々エミ
ツタ抵抗R1及びR2を介して出力点Ｑに共通接続
される。この出力トランジスタTr1及びTr2の両
ベース間にはそれぞれ抵抗R3及びR4を介して出
力トランジスタのベースバイアスを与える為の基
準電圧源E1が接続される。
又出力トランジスタTr1のベースと出力点Ｑと
の間にダイオードD1及び基準電圧源E2の直列接
続から成るバイアス補正回路１が設けられ更に出
力トランジスタTr2のベースと出力点Ｑとの間に
ダイオードD2及び基準電圧源E3の直列接続から
成るバイアス補正回路２が設けられる。
の間にダイオードD1及び基準電圧源E2の直列接
続から成るバイアス補正回路１が設けられ更に出
力トランジスタTr2のベースと出力点Ｑとの間に
ダイオードD2及び基準電圧源E3の直列接続から
成るバイアス補正回路２が設けられる。
ここでダイオードD1のカソードはトランジス
タTr1のベースに接続され、ダイオードD2のアノ
ードはトランジスタTr2のベースに接続される。
タTr1のベースに接続され、ダイオードD2のアノ
ードはトランジスタTr2のベースに接続される。
この様な回路構成に於て無入力信号時には出力
トランジスタにＢ級程度のバイアス電流を与える
様に基準電圧源E1を設定する。その時ダイオー
ドD1及びD2には微少の電流を流し、両ダイオー
ドD1及びD2が非導通状態に近い導通状態になる
様に基準電圧源E2及びE3を設定する。
トランジスタにＢ級程度のバイアス電流を与える
様に基準電圧源E1を設定する。その時ダイオー
ドD1及びD2には微少の電流を流し、両ダイオー
ドD1及びD2が非導通状態に近い導通状態になる
様に基準電圧源E2及びE3を設定する。
今第２図に従つて出力トランジスタTr1の動作
について考える。入力信号Ｖiの正の半サイクル
については、負荷電流は電源＋Ｂから出力トラン
ジスタTr1及びエミツタ抵抗R1を通つて負荷ＲL
に流れる。ここで出力トランジスタTr1及びTr2
のベースP1及びP2の電位をＶP1及びＶP2とし、出
力点Ｑの電位をＶQとし出力点Ｑから見たベース
P1及びP2の電位、即ちトランジスタTr1及びTr2
のバイアス電圧をＶQP1及びＶQP2とする。
について考える。入力信号Ｖiの正の半サイクル
については、負荷電流は電源＋Ｂから出力トラン
ジスタTr1及びエミツタ抵抗R1を通つて負荷ＲL
に流れる。ここで出力トランジスタTr1及びTr2
のベースP1及びP2の電位をＶP1及びＶP2とし、出
力点Ｑの電位をＶQとし出力点Ｑから見たベース
P1及びP2の電位、即ちトランジスタTr1及びTr2
のバイアス電圧をＶQP1及びＶQP2とする。
ここでバイアスＶQP1を第２図実線イの如く設
定する。すると、入力信号Ｖiの正の半サイクル
の場合バイアスＶQP1は上昇するので、ダイオー
ドD1は非導通状態となり、バイアス補正回路１
は切り離されこの場合トランジスタTr1は通常の
Ｂ級又はAB級動作におけると同様導通状態とな
る。入力信号Ｖiの負の半サイクルではダイオー
ドD1は常に導通状態にあり上記バイアス電圧ＶQ
Ｐ１は入力信号Ｖi、負荷ＲL抵抗R3及び基準電圧源
E2の値によつて定まる正の値となるからTr1は導
通状態である。ここでダイオードD1の順方向電
圧も関与しているが、これは抵抗R3の値により
変化するので抵抗R3に包含して考える。
定する。すると、入力信号Ｖiの正の半サイクル
の場合バイアスＶQP1は上昇するので、ダイオー
ドD1は非導通状態となり、バイアス補正回路１
は切り離されこの場合トランジスタTr1は通常の
Ｂ級又はAB級動作におけると同様導通状態とな
る。入力信号Ｖiの負の半サイクルではダイオー
ドD1は常に導通状態にあり上記バイアス電圧ＶQ
Ｐ１は入力信号Ｖi、負荷ＲL抵抗R3及び基準電圧源
E2の値によつて定まる正の値となるからTr1は導
通状態である。ここでダイオードD1の順方向電
圧も関与しているが、これは抵抗R3の値により
変化するので抵抗R3に包含して考える。
なお駆動増幅器A1の出力抵抗は抵抗R3の値に
対し十分に小さいものとした。
対し十分に小さいものとした。
この様に出力トランジスタTr1がいかなる入力
信号に対しても常に導通状態であり、従つてスイ
ツチング歪を生ずることはなく損失もほぼＢ級ア
ンプ並みである。この場合バイアス電圧ＶQP1は
第２図の実線イの如く常にＶQP1＞０であれば良
いので、これは基準電圧源E2、無信号時のダイ
オードD1の順方向電圧ＶFD1及び抵抗R3の値を適
当に選ぶ事により達成出来る。
信号に対しても常に導通状態であり、従つてスイ
ツチング歪を生ずることはなく損失もほぼＢ級ア
ンプ並みである。この場合バイアス電圧ＶQP1は
第２図の実線イの如く常にＶQP1＞０であれば良
いので、これは基準電圧源E2、無信号時のダイ
オードD1の順方向電圧ＶFD1及び抵抗R3の値を適
当に選ぶ事により達成出来る。
又トランジスタTr1の無信号時のバイアス電圧
ＶQP1はE2−ＶFD1となるのでE2−ＶFD1を小さく
設定することで無信号時のバイアス電流を少なく
（即ち熱損失を小さく）することが出来る。
ＶQP1はE2−ＶFD1となるのでE2−ＶFD1を小さく
設定することで無信号時のバイアス電流を少なく
（即ち熱損失を小さく）することが出来る。
またこの時の出力トランジスタTr1のＩC−ＶB
Ｅ特性の変化を描いたのが第３図の実線イであ
る。
Ｅ特性の変化を描いたのが第３図の実線イであ
る。
又第２図第３図の点線ロは抵抗R3を小さくし
た場合を示し、小さくすればするほど従来のＢ級
アンプの出力トランジスタTr1のＩC−ＶBE特性
に近ずきバイアス電圧は斜線部ニの様にトランジ
スタTr1をオフとする部分が生ずる。
た場合を示し、小さくすればするほど従来のＢ級
アンプの出力トランジスタTr1のＩC−ＶBE特性
に近ずきバイアス電圧は斜線部ニの様にトランジ
スタTr1をオフとする部分が生ずる。
同じく点線ハは抵抗R3を大きくした場合を示
す。第３図よりE2及び抵抗R3の値を適当に選ぶ
ことにより出力トランジスタTr1のＩC−ＶBE特
性を自由に設定することが出来ることがわかる。
す。第３図よりE2及び抵抗R3の値を適当に選ぶ
ことにより出力トランジスタTr1のＩC−ＶBE特
性を自由に設定することが出来ることがわかる。
この場合例えばＩC−ＶBE特性を２乗特性に近
くなる様に選べば周知の様にクロスオーバー歪み
を軽減出来る。
くなる様に選べば周知の様にクロスオーバー歪み
を軽減出来る。
以上の説明は出力トランジスタTr2についても
同様であるから詳細な説明は省略するが基準電圧
源E3、無入力信号時のダイオードD2の順方向電
圧及び抵抗R4の値を適当に選ぶ事により、バイ
アス電流を少なくし、いかなる入力信号に対して
も導通状態に出来、又ＩC−ＶBE特性を上述の様
に２乗特性になる様にしてクロスオーバ歪みを軽
減出来る。又スイツチング歪みによる悪影響があ
まり大きくない場合は必ずしもバイアス電圧ＶQP
１を常にゼロ以上とする必要はなく、ＩC−ＶBE特
性を２乗特性に近ずけるだけでクロスオーバー歪
みを減ずることができる。
同様であるから詳細な説明は省略するが基準電圧
源E3、無入力信号時のダイオードD2の順方向電
圧及び抵抗R4の値を適当に選ぶ事により、バイ
アス電流を少なくし、いかなる入力信号に対して
も導通状態に出来、又ＩC−ＶBE特性を上述の様
に２乗特性になる様にしてクロスオーバ歪みを軽
減出来る。又スイツチング歪みによる悪影響があ
まり大きくない場合は必ずしもバイアス電圧ＶQP
１を常にゼロ以上とする必要はなく、ＩC−ＶBE特
性を２乗特性に近ずけるだけでクロスオーバー歪
みを減ずることができる。
以上の説明により、第１図の回路構成でバイア
ス電流が少なく（即ち熱損失が小さい）スイツチ
ング歪を生じない、更にクロスオーバー歪みの少
ないプツシユプル増幅器を達成することが出来る
ことがわかる。
ス電流が少なく（即ち熱損失が小さい）スイツチ
ング歪を生じない、更にクロスオーバー歪みの少
ないプツシユプル増幅器を達成することが出来る
ことがわかる。
又以上の説明に於ては出力トランジスタとして
は１段のプツシユプル出力で説明したが、複数段
のプツシユプル出力（例えばダーリントン接続、
トリプルダーリントン接続等）でも良い。
は１段のプツシユプル出力で説明したが、複数段
のプツシユプル出力（例えばダーリントン接続、
トリプルダーリントン接続等）でも良い。
第４図は本発明による具体的実施例であり、第
１図の回路と原理的に同じであり、第１図と同じ
個所は同じ記号を用いている。第１図の基準電圧
源E1として抵抗R14，R15、ダイオードD7，D8と
抵抗R16，R17との直列回路を用いた。抵抗R14及
びR17と共に関連して出力トランジスタTr1及び
Tr2のベースバイアス電圧を与えている。又基準
電圧源E2及びE3として抵抗R7，R8，R9，R10，
R13、ダイオードD5，D6とトランジスタTr5，Tr6
とより成る定電流回路により抵抗R11とダイオー
ドD3とに電圧降下を生じさせて基準電圧源E2を
得、又抵抗R12とダイオードD4とに電圧降下を生
じさせて基準電圧源E3を得る。又出力トランジ
スタはトランジスタTr3及びTr4、エミツタ抵抗
R5及びR6を追加してダーリントン接続してい
る。尚ダイオードD7及びD8は出力トランジスタ
の温度保障用、ダイオードD3及びD4はダイオー
ドD1及びD2の温度保障用である。動作について
は第１図と同様であるから説明を省略する。な
お、第１図第４図においてダイオードD1及びD2
として直列に複数のダイオードを接続したり、抵
抗を接続したものを用いてもよい。
１図の回路と原理的に同じであり、第１図と同じ
個所は同じ記号を用いている。第１図の基準電圧
源E1として抵抗R14，R15、ダイオードD7，D8と
抵抗R16，R17との直列回路を用いた。抵抗R14及
びR17と共に関連して出力トランジスタTr1及び
Tr2のベースバイアス電圧を与えている。又基準
電圧源E2及びE3として抵抗R7，R8，R9，R10，
R13、ダイオードD5，D6とトランジスタTr5，Tr6
とより成る定電流回路により抵抗R11とダイオー
ドD3とに電圧降下を生じさせて基準電圧源E2を
得、又抵抗R12とダイオードD4とに電圧降下を生
じさせて基準電圧源E3を得る。又出力トランジ
スタはトランジスタTr3及びTr4、エミツタ抵抗
R5及びR6を追加してダーリントン接続してい
る。尚ダイオードD7及びD8は出力トランジスタ
の温度保障用、ダイオードD3及びD4はダイオー
ドD1及びD2の温度保障用である。動作について
は第１図と同様であるから説明を省略する。な
お、第１図第４図においてダイオードD1及びD2
として直列に複数のダイオードを接続したり、抵
抗を接続したものを用いてもよい。
第５図は本発明による他の具体的実施例であ
り、第４図のダイオードD1及びD2を各々トラン
ジスタTr7及びTr8に置きかえたものである。ト
ランジスタTr7及びTr8の代りに複数のトランジ
スタを直列接続したもの（例えばダーリントン接
続等）を用いたり、トランジスタTr7及びTr8の
エミツタに直列に複数のダイオードを接続したり
抵抗を接続することもできる。
り、第４図のダイオードD1及びD2を各々トラン
ジスタTr7及びTr8に置きかえたものである。ト
ランジスタTr7及びTr8の代りに複数のトランジ
スタを直列接続したもの（例えばダーリントン接
続等）を用いたり、トランジスタTr7及びTr8の
エミツタに直列に複数のダイオードを接続したり
抵抗を接続することもできる。
第６図はクロスオーバー歪を更に小さくする為
の実施例で出力トランジスタTr1のベースP1と出
力点Ｑとの間に複数のバイアス補正回路１１，１
３及び１５を接続し更に出力トランジスタTr2の
ベースP2と出力点Ｑとの間に複数のバイアス補正
回路１２，１４及び１６を接続する。第６図の回
路は第１図の回路の利点はそのまゝで、出力トラ
ンジスタのＩC−ＶBE特性の立上りの非直線性を
より細かく補正して前述の如く２乗特性に近づけ
クロス・オーバー歪みをより小さくしようとする
ものである。
の実施例で出力トランジスタTr1のベースP1と出
力点Ｑとの間に複数のバイアス補正回路１１，１
３及び１５を接続し更に出力トランジスタTr2の
ベースP2と出力点Ｑとの間に複数のバイアス補正
回路１２，１４及び１６を接続する。第６図の回
路は第１図の回路の利点はそのまゝで、出力トラ
ンジスタのＩC−ＶBE特性の立上りの非直線性を
より細かく補正して前述の如く２乗特性に近づけ
クロス・オーバー歪みをより小さくしようとする
ものである。
なおバイアス補正回路１１〜１６における直列
抵抗R31〜R36は折れ線近似特性を曲線に近ずける
為の調整用である。第６図の回路において、第１
図の回路と同じ様に、先ず出力トランジスタTr1
について考える。無入力信号時にはダイオード
D15のみ導通状態になる様に基準電圧源E11，
E13，E15を説定する。今E15＞E13＞E11として入
力信号の１サイクルについて出力点Ｑ点から見た
P1点の電位ＶQP1を描くと第７図のホの様にな
る。この時出力トランジスタTr1が常に導通状態
になる様に基準電圧源E11，E13，E15、抵抗R3，
R31，R33，R35及び無入力信号時のダイオードD15
の順方向電圧ＶFD15を適当に選ぶ。またこの時の
出力トランジスタTr1のＩC−ＶBE特性の変化を
描いたものがそれぞれ第８図の実線ホであり、第
７図、第８図の点線ヘはバイアス補正回路１１，
１２，１３，１４，１５，１６を取り外してトラ
ンジスタTr1を通常のＢ級動作させた場合の特性
示す。
抵抗R31〜R36は折れ線近似特性を曲線に近ずける
為の調整用である。第６図の回路において、第１
図の回路と同じ様に、先ず出力トランジスタTr1
について考える。無入力信号時にはダイオード
D15のみ導通状態になる様に基準電圧源E11，
E13，E15を説定する。今E15＞E13＞E11として入
力信号の１サイクルについて出力点Ｑ点から見た
P1点の電位ＶQP1を描くと第７図のホの様にな
る。この時出力トランジスタTr1が常に導通状態
になる様に基準電圧源E11，E13，E15、抵抗R3，
R31，R33，R35及び無入力信号時のダイオードD15
の順方向電圧ＶFD15を適当に選ぶ。またこの時の
出力トランジスタTr1のＩC−ＶBE特性の変化を
描いたものがそれぞれ第８図の実線ホであり、第
７図、第８図の点線ヘはバイアス補正回路１１，
１２，１３，１４，１５，１６を取り外してトラ
ンジスタTr1を通常のＢ級動作させた場合の特性
示す。
この時E15−ＶFD15の値を小さく設定するとバ
イアス電流を全体に少なくする事が出来る。
イアス電流を全体に少なくする事が出来る。
この様に基準電圧源E11，E13，E15、抵抗R3，
R31，R33，R35を適当に選ぶことにより折れ線近
似によりトランジスタTr1のＩC−ＶBE特性をよ
り正確に２乗特性に近づけることが出来クロス・
オーバー歪みの原因となるＩC−ＶBE特性の立ち
上りの非直線性をより軽減する事が出来る。出力
トランジスタTr2についても同様にしてバイアス
電流を少なくし、いかなる入力信号に対しても導
通状態にありＩC−ＶBE特性をより正確に２乗特
性に近づけてクロスオーバー歪を軽減する事が出
来る。
R31，R33，R35を適当に選ぶことにより折れ線近
似によりトランジスタTr1のＩC−ＶBE特性をよ
り正確に２乗特性に近づけることが出来クロス・
オーバー歪みの原因となるＩC−ＶBE特性の立ち
上りの非直線性をより軽減する事が出来る。出力
トランジスタTr2についても同様にしてバイアス
電流を少なくし、いかなる入力信号に対しても導
通状態にありＩC−ＶBE特性をより正確に２乗特
性に近づけてクロスオーバー歪を軽減する事が出
来る。
以上の様に第６図の回路構成で・バイアス電流
が少なく（即ち熱損失が小さい）スイツチング歪
を生じない。更にクロスオーバー歪のより少ない
プツシユプル増幅器を達成することが出来る。尚
第６図の回路構成ではプツシユプル出力トランジ
スタの片側のトランジスタに対して３つのバイア
ス補正回路を用いたがバイアス補正回路は３つに
かぎらず多数用いる事が出来るのは明らかであ
る。
が少なく（即ち熱損失が小さい）スイツチング歪
を生じない。更にクロスオーバー歪のより少ない
プツシユプル増幅器を達成することが出来る。尚
第６図の回路構成ではプツシユプル出力トランジ
スタの片側のトランジスタに対して３つのバイア
ス補正回路を用いたがバイアス補正回路は３つに
かぎらず多数用いる事が出来るのは明らかであ
る。
第９図は本発明による更に他の具体的実施例で
あり、第６図の回路と原理は同じである。第６図
に於ける回路中のダイオードD11，D12，D13，
D14，D15，D16の代りにTr17，Tr18，Tr9，Tr10，
Tr11，Tr12を用いている。また基準電圧源E11，
E13，E15の代りにダイオードD3及び抵抗R11によ
る電圧降下、R23，D3及びR11の電圧降下、及び
R22，R23，D3及びR11の電圧降下を用いている。
基準電圧源E14，E16，E18、についても同様にD4
及びR12の電圧降下、R24，D4、及びR12の電圧降
下、R25，R24，D4及びR12の電圧降下を用いてい
る。
あり、第６図の回路と原理は同じである。第６図
に於ける回路中のダイオードD11，D12，D13，
D14，D15，D16の代りにTr17，Tr18，Tr9，Tr10，
Tr11，Tr12を用いている。また基準電圧源E11，
E13，E15の代りにダイオードD3及び抵抗R11によ
る電圧降下、R23，D3及びR11の電圧降下、及び
R22，R23，D3及びR11の電圧降下を用いている。
基準電圧源E14，E16，E18、についても同様にD4
及びR12の電圧降下、R24，D4、及びR12の電圧降
下、R25，R24，D4及びR12の電圧降下を用いてい
る。
以上の説明においては主にAB級又はＢ級に相
当するバイアス電圧を印加してもスイツチング歪
を起させず、又クロスオーバー歪を軽減する場合
について説明したが、本発明はこれに限らず、Ａ
級動作並みのバイアスを与える場合においてクロ
スオーバー歪をさらに減少させる為に用いること
が出来ることは以上の説明から明らかである。
当するバイアス電圧を印加してもスイツチング歪
を起させず、又クロスオーバー歪を軽減する場合
について説明したが、本発明はこれに限らず、Ａ
級動作並みのバイアスを与える場合においてクロ
スオーバー歪をさらに減少させる為に用いること
が出来ることは以上の説明から明らかである。
又本発明はＢ級又はAB級で動作させることが
出来、この場合スイツチング歪はなくならないが
クロスオーバー歪を軽減出来る。
出来、この場合スイツチング歪はなくならないが
クロスオーバー歪を軽減出来る。
以上説明した様に本発明によるスイツチング歪
又はクロス・オーバー歪み、又はそのいずれをも
小さく出来るプツシユプル増幅回路が実現出来
る。
又はクロス・オーバー歪み、又はそのいずれをも
小さく出来るプツシユプル増幅回路が実現出来
る。
尚今までの説明では出力のトランジスタとして
はバイポーラ・トランジスタであつたが、電界効
果トランジスタでも同様の効果があるのは明らか
である。
はバイポーラ・トランジスタであつたが、電界効
果トランジスタでも同様の効果があるのは明らか
である。
第１図は本発明の一実施例を示す回路図、第２
図及び第３図は第１図の回路動作を説明する為の
線図、第４図は本発明による具体的実施例を示す
回路図、第５図は本発明による他の具体的実施例
を示す回路図、第６図はクロスオーバー歪みを更
に小さくする為の本発明の一実施例を示す回路
図、第７図及び第８図は第６図の回路の動作を説
明する為の線図、第９図は本発明による更に他の
具体的実施例を示す回路図である。 図中Tr1及びTr2はトランジスタ、D1，D2，D11
〜D16はダイオード、E1〜E3，E11〜E16は基準電
圧源、ＲLは負荷抵抗である。
図及び第３図は第１図の回路動作を説明する為の
線図、第４図は本発明による具体的実施例を示す
回路図、第５図は本発明による他の具体的実施例
を示す回路図、第６図はクロスオーバー歪みを更
に小さくする為の本発明の一実施例を示す回路
図、第７図及び第８図は第６図の回路の動作を説
明する為の線図、第９図は本発明による更に他の
具体的実施例を示す回路図である。 図中Tr1及びTr2はトランジスタ、D1，D2，D11
〜D16はダイオード、E1〜E3，E11〜E16は基準電
圧源、ＲLは負荷抵抗である。
Claims (1)
- １ エミツタがそれぞれ共通出力点に接続された
第１及び第２のトランジスタからなるプツシユプ
ル増幅回路において、上記第１のトランジスタの
ベースと上記共通出力点との間に並列に接続され
た第１の直流電源と第１の整流素子からなり上記
第１のトランジスタのベースエミツタ間を順方向
にバイアスする第１のバイアス回路と、上記第２
のトランジスタのベースと上記共通出力点との間
に並列に接続された第２の直流電源と第２の整流
素子からなり上記第２のトランジスタのベースエ
ミツタ間を順方向にバイアスする第２のバイアス
回路と、一端がそれぞれ上記第１及び第２のトラ
ンジスタのベースに接続された第１及び第２の抵
抗器と、該第１の抵抗器の他端と第２の抵抗器の
他端との間に接続され上記第１及び第２のトラン
ジスタをＢ級ないしAB級にバイアスする第３の
直流電源と、上記第１及び第２の抵抗器を介して
上記第１及び第２のトランジスタのベースに共通
入力信号を印加する駆動段増幅器とを有し、該駆
動段増幅器の出力インピーダンスを上記第１及び
第２の抵抗器の抵抗値より充分小さいものとする
ことを特徴とするプツシユプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10551079A JPS5630306A (en) | 1979-08-21 | 1979-08-21 | Push-pull amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10551079A JPS5630306A (en) | 1979-08-21 | 1979-08-21 | Push-pull amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5630306A JPS5630306A (en) | 1981-03-26 |
| JPS62606B2 true JPS62606B2 (ja) | 1987-01-08 |
Family
ID=14409590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10551079A Granted JPS5630306A (en) | 1979-08-21 | 1979-08-21 | Push-pull amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5630306A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700748A (en) * | 1985-11-18 | 1987-10-20 | Otis Elevator Company | Pressure-referenced programmed flow control in a hydraulic valve |
| JPH0636793Y2 (ja) * | 1987-10-26 | 1994-09-28 | 株式会社モンベル | 寝 袋 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114069A (en) * | 1978-02-24 | 1979-09-05 | Pioneer Electronic Corp | Low frequency amplifier |
| JPS568816A (en) * | 1979-07-04 | 1981-01-29 | Fujitsu Ltd | Manufacture of amorphous silicon film |
-
1979
- 1979-08-21 JP JP10551079A patent/JPS5630306A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5630306A (en) | 1981-03-26 |
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