JPS6262066B2 - - Google Patents
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- Publication number
- JPS6262066B2 JPS6262066B2 JP54063912A JP6391279A JPS6262066B2 JP S6262066 B2 JPS6262066 B2 JP S6262066B2 JP 54063912 A JP54063912 A JP 54063912A JP 6391279 A JP6391279 A JP 6391279A JP S6262066 B2 JPS6262066 B2 JP S6262066B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- capacitance
- base
- type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、ECL（エミツタ・カツプルド・ロ
ジツク）型メモリセルのようなフリツプフロツプ
型メモリセルをそなえた半導体記憶装置の改良に
関する。
ジツク）型メモリセルのようなフリツプフロツプ
型メモリセルをそなえた半導体記憶装置の改良に
関する。
従来提案されているこの種の装置では、パツケ
ージ中に含まれるウラン（Ｕ）やトリウム
（Th）のようなα線源から放射されるα線がメモ
リセルに入射して電子―正孔対を生成させ、それ
によつてメモリセルを構成するフリツプフロツプ
の状態を反転させ、記憶内容を破壊する不都合が
あつた。
ージ中に含まれるウラン（Ｕ）やトリウム
（Th）のようなα線源から放射されるα線がメモ
リセルに入射して電子―正孔対を生成させ、それ
によつてメモリセルを構成するフリツプフロツプ
の状態を反転させ、記憶内容を破壊する不都合が
あつた。
本発明の目的は、このような不都合を低減する
ことのできる新規な半導体記憶装置を提供するこ
とにある。
ことのできる新規な半導体記憶装置を提供するこ
とにある。
本発明による装置は、フリツプフロツプを構成
する各マルチエミツタトランジスタにおいて、デ
ジツト線につながる第１のエミツタとベースとの
間の容量よりもワード線につながる第２のエミツ
タとベースとの間の容量を大きく形成したことを
特徴とするもので、以下、添付図面に示す実施例
について詳述する。
する各マルチエミツタトランジスタにおいて、デ
ジツト線につながる第１のエミツタとベースとの
間の容量よりもワード線につながる第２のエミツ
タとベースとの間の容量を大きく形成したことを
特徴とするもので、以下、添付図面に示す実施例
について詳述する。
第１図は、本発明の一実施例によるECL型メ
モリセルの等価回路図であり、Q1，Q2はマルチ
エミツタトランジスタ、R1，R2は負荷抵抗、
D1，D2はクランプダイオード、UWは上方ワード
線、LWは下方ワード線、DG1，DG2はデジツト
線、C1は各トランジスタの第１エミツタ―ベー
ス間容量、C2は各トランジスタの第２エミツタ
―ベース間容量である。
モリセルの等価回路図であり、Q1，Q2はマルチ
エミツタトランジスタ、R1，R2は負荷抵抗、
D1，D2はクランプダイオード、UWは上方ワード
線、LWは下方ワード線、DG1，DG2はデジツト
線、C1は各トランジスタの第１エミツタ―ベー
ス間容量、C2は各トランジスタの第２エミツタ
―ベース間容量である。
本発明によれば、第１図において容量C1より
も容量C2が大きく形成される。すなわち、容量
C1は通常セルの動作スピードを決定するので高
速化のためには可及的に小さく形成されるが、容
量C2は動作スピードに及ぼす影響が小さいもの
であり、これをC1より大きく形成すると、α線
照射などによるノイズに対して各トランジスタの
応答が緩慢になり、フリツプフロツプの状態反転
が起りにくくなる。従つて、α線その他の物理的
要因による記憶内容破壊を最小限にくいとめるこ
とができる。
も容量C2が大きく形成される。すなわち、容量
C1は通常セルの動作スピードを決定するので高
速化のためには可及的に小さく形成されるが、容
量C2は動作スピードに及ぼす影響が小さいもの
であり、これをC1より大きく形成すると、α線
照射などによるノイズに対して各トランジスタの
応答が緩慢になり、フリツプフロツプの状態反転
が起りにくくなる。従つて、α線その他の物理的
要因による記憶内容破壊を最小限にくいとめるこ
とができる。
第２図は、第１図の回路部分Ａの具体的な集積
化構造を示すものである。１０はＰ型シリコンか
らなる半導体基板であり、その中にはN+型埋込
層１１が形成されている。N+型埋込層１１の上
には、Ｎ型エピタキシヤル層１２が形成され、こ
のＮ型エピタキシヤル層１２の一部分はフイール
ドSiO2膜１３に変換されている。N+型埋込層１
１につながるN+型領域14は、コレクタコンタク
ト領域である。
化構造を示すものである。１０はＰ型シリコンか
らなる半導体基板であり、その中にはN+型埋込
層１１が形成されている。N+型埋込層１１の上
には、Ｎ型エピタキシヤル層１２が形成され、こ
のＮ型エピタキシヤル層１２の一部分はフイール
ドSiO2膜１３に変換されている。N+型埋込層１
１につながるN+型領域14は、コレクタコンタク
ト領域である。
フイールドSiO2膜１３に取囲まれたＮ型エピ
タキシヤル層１２の表面部分には、トランジスタ
Q2と、抵抗R1と、ダイオードD2とが形成されて
おり、15はトランジスタQ2のＰ型ベース領域、
16はダイオードD2のＰ型アノード領域、17は抵
抗R1を構成するＰ型領域、18、19はトランジス
タQ2のN+型エミツタ領域である。
タキシヤル層１２の表面部分には、トランジスタ
Q2と、抵抗R1と、ダイオードD2とが形成されて
おり、15はトランジスタQ2のＰ型ベース領域、
16はダイオードD2のＰ型アノード領域、17は抵
抗R1を構成するＰ型領域、18、19はトランジス
タQ2のN+型エミツタ領域である。
エミツタ領域18は、前述のC1＜C2の条件を満
足させるためにエミツタ領域19より広面積に形成
されており、一例として領域18は10μｍ平方の広
さに、領域19は３μｍ平方の広さに形成される
（なお、従来は領域18、19は同一サイズに形成さ
れていた）。このためには、単にエミツタ拡散
（又はイオン打込み）の際のマスク開口部を一方
より他方が大きくなるように定めるだけでよい。
足させるためにエミツタ領域19より広面積に形成
されており、一例として領域18は10μｍ平方の広
さに、領域19は３μｍ平方の広さに形成される
（なお、従来は領域18、19は同一サイズに形成さ
れていた）。このためには、単にエミツタ拡散
（又はイオン打込み）の際のマスク開口部を一方
より他方が大きくなるように定めるだけでよい。
上記したのと同様な構成は、フリツプフロツプ
を構成する残り半分の構成要素（すなわちトラン
ジスタQ1、ダイオードD1、抵抗R2）についても採
用されるものである。
を構成する残り半分の構成要素（すなわちトラン
ジスタQ1、ダイオードD1、抵抗R2）についても採
用されるものである。
従つて、上記構成によれば、容量C2は、エミ
ツタ領域18をエミツタ領域19より面積増加させた
分に相当するエミツタ―ベース間接合容量分だけ
容量C1より大きくすることができる。
ツタ領域18をエミツタ領域19より面積増加させた
分に相当するエミツタ―ベース間接合容量分だけ
容量C1より大きくすることができる。
上記の例では、接合容量の増加によつてC1＜
C2の条件を満足させるようにしたが、容量C1，
C2はいずれも接合容量のみの関数ではなく接合
容量と拡散容量との和の関数であるので、上記し
た接合容量増加手段とは別に又はそれと共に拡散
容量増加手段を採用することもできる。具体的に
は、第２図の破線１５Ａに示すようにエミツタ領
域18の下方で、エミツタ領域19の下方におけるよ
りもベース幅を大きくすればよく、このためには
領域19の下方のベース部分を形成する前に拡散又
はイオン打込みにより領域18の下方に比較的深い
ベース部分を形成しておくようにすればよい。
C2の条件を満足させるようにしたが、容量C1，
C2はいずれも接合容量のみの関数ではなく接合
容量と拡散容量との和の関数であるので、上記し
た接合容量増加手段とは別に又はそれと共に拡散
容量増加手段を採用することもできる。具体的に
は、第２図の破線１５Ａに示すようにエミツタ領
域18の下方で、エミツタ領域19の下方におけるよ
りもベース幅を大きくすればよく、このためには
領域19の下方のベース部分を形成する前に拡散又
はイオン打込みにより領域18の下方に比較的深い
ベース部分を形成しておくようにすればよい。
以上のように、本発明によれば、C1＜C2の条
件を満足させるように接合容量およびまたは拡散
容量を形成したので、メモリセルの情報反転が起
こりにくくなり、α線照射等による誤動作（いわ
ゆるソフトエラー）に対する耐性の強いメモリセ
ルを実現することができる。その上、C2の増加
による動作速度の低下は少なく、従来と殆どかわ
らないアクセス時間が期待できる。
件を満足させるように接合容量およびまたは拡散
容量を形成したので、メモリセルの情報反転が起
こりにくくなり、α線照射等による誤動作（いわ
ゆるソフトエラー）に対する耐性の強いメモリセ
ルを実現することができる。その上、C2の増加
による動作速度の低下は少なく、従来と殆どかわ
らないアクセス時間が期待できる。
第１図は、本発明の一実施例によるECL型メ
モリセルの等価回路図、第２図は、第１図の回路
部分Ａの集積化構造を示す基板断面図である。 Q1，Q2…フリツプフロツプ構成用トランジス
タ、C1…第１エミツタ―ベース間容量、C2…第
２エミツタ―ベース間容量。
モリセルの等価回路図、第２図は、第１図の回路
部分Ａの集積化構造を示す基板断面図である。 Q1，Q2…フリツプフロツプ構成用トランジス
タ、C1…第１エミツタ―ベース間容量、C2…第
２エミツタ―ベース間容量。
Claims (1)
- １ フリツプフロツプ型メモリセルを構成する各
マルチエミツタトランジスタにおいて、デジツト
線につながる第１のエミツタとベースとの間の容
量よりもワード線につながる第２のエミツタとベ
ースとの間の容量を大きく形成したことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6391279A JPS55156363A (en) | 1979-05-25 | 1979-05-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6391279A JPS55156363A (en) | 1979-05-25 | 1979-05-25 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156363A JPS55156363A (en) | 1980-12-05 |
| JPS6262066B2 true JPS6262066B2 (ja) | 1987-12-24 |
Family
ID=13243011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6391279A Granted JPS55156363A (en) | 1979-05-25 | 1979-05-25 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55156363A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061819B2 (ja) * | 1983-11-02 | 1994-01-05 | 株式会社日立製作所 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058593B2 (ja) * | 1976-10-01 | 1985-12-20 | 株式会社日立製作所 | 半導体メモリ |
| JPS5397343A (en) * | 1977-02-07 | 1978-08-25 | Hitachi Ltd | Semiconductor memory cell |
-
1979
- 1979-05-25 JP JP6391279A patent/JPS55156363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55156363A (en) | 1980-12-05 |
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