JPH0442831B2 - - Google Patents
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- JPH0442831B2 JPH0442831B2 JP60044318A JP4431885A JPH0442831B2 JP H0442831 B2 JPH0442831 B2 JP H0442831B2 JP 60044318 A JP60044318 A JP 60044318A JP 4431885 A JP4431885 A JP 4431885A JP H0442831 B2 JPH0442831 B2 JP H0442831B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor
- semiconductor element
- collector
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主にバイポーラランダムアクセスメ
モリとしての半導体集積回路に関する。
モリとしての半導体集積回路に関する。
最近のバイポーラランダムアクセスメモリ（以
下、Bip RAMという。）は、より一層の高集積
化や高速化のため、酸化物分離や溝型分離が用い
られ、又、低電力化のため、情報保持電流の減少
が図られている。
下、Bip RAMという。）は、より一層の高集積
化や高速化のため、酸化物分離や溝型分離が用い
られ、又、低電力化のため、情報保持電流の減少
が図られている。
ところが、かかるBip RAMは、従来に比べ、
概して情報保持電荷量が少なくなる傾向にあるた
めに、α線ソフトエラーが発生し易く、信頼性上
大きな問題となつている。
概して情報保持電荷量が少なくなる傾向にあるた
めに、α線ソフトエラーが発生し易く、信頼性上
大きな問題となつている。
特に、中形、大形コンピユータのバツフアメモ
リ、コントロールメモリ装置に使用されるBip
RAMは、それらの装置にて、ECC（エラー検出
修正機能）を使用できないために、このことは致
命的となつている。
リ、コントロールメモリ装置に使用されるBip
RAMは、それらの装置にて、ECC（エラー検出
修正機能）を使用できないために、このことは致
命的となつている。
このα線ソフトエラーについて、少し説明を加
えておく。α線は、半導体集積回路（以下、IC
という。）を収納するパツケージ材料や、ICを形
成するAlなどに含まれる、微量のＵ（ウラン）や
Th（トリウム）のα崩壊によつて放出される。放
出されるα線のエネルギーは、中心が5MeVで最
大9MeVまで分布する。エネルギー5MeVのα線
が、シリコンに照射されると、深さ約30μｍまで
進入し、その際1.4×106個の電子・正孔対を生成
する。特に、ｎ形コレクタ領域で生成された正孔
は、コレクター基板間接合に達すると、接合内電
界に引かれて、基板へと流れていく。また基板内
で生成し、コレクター基板間接合に達した電子
は、接合内の電界によつて、コレクタ側に引かれ
ていく。この結果、コレクタから基板へ電流が流
れる。
えておく。α線は、半導体集積回路（以下、IC
という。）を収納するパツケージ材料や、ICを形
成するAlなどに含まれる、微量のＵ（ウラン）や
Th（トリウム）のα崩壊によつて放出される。放
出されるα線のエネルギーは、中心が5MeVで最
大9MeVまで分布する。エネルギー5MeVのα線
が、シリコンに照射されると、深さ約30μｍまで
進入し、その際1.4×106個の電子・正孔対を生成
する。特に、ｎ形コレクタ領域で生成された正孔
は、コレクター基板間接合に達すると、接合内電
界に引かれて、基板へと流れていく。また基板内
で生成し、コレクター基板間接合に達した電子
は、接合内の電界によつて、コレクタ側に引かれ
ていく。この結果、コレクタから基板へ電流が流
れる。
この為に、Bip RAMのメモリセル、いわゆる
フリツプフロツプを構成しているオフ側の対トラ
ンジスタのコレクタ電位が下がる。この電位変化
が、ホールド電圧の約1/2以上になれば、反転が
起こる。すなわち、α線ソフトエラーか発生する
ことになる。
フリツプフロツプを構成しているオフ側の対トラ
ンジスタのコレクタ電位が下がる。この電位変化
が、ホールド電圧の約1/2以上になれば、反転が
起こる。すなわち、α線ソフトエラーか発生する
ことになる。
この対策として、従来より次のことが実施され
ている。
ている。
(ア) チツプ部品及び内部のα線放出を減らす目的
で、α線放射性物質含有量の少ないIC形成用
材料及びパツケージ材料を使用する。
で、α線放射性物質含有量の少ないIC形成用
材料及びパツケージ材料を使用する。
(イ) チツプ外部からのα線を減らす目的で、チツ
プ表面にα線遮蔽膜を付着させる。
プ表面にα線遮蔽膜を付着させる。
(ウ) 保護情報の蓄積電荷量を増やす目的で、メモ
リセルの保持電圧・電流を大きくする。
リセルの保持電圧・電流を大きくする。
(エ) 同上(ウ)と同じ目的で、メモリセルのコレクタ
に付く容量を大きくし、セルに貯える電荷量を
増やす。
に付く容量を大きくし、セルに貯える電荷量を
増やす。
上記(ア)の方法は、材料から完全なα線放射性物
質の除去が、実際上難しく、今のところ完全な対
策となつていない。(イ)の場合は、チツプ外部から
のα線遮蔽には、かなりの効果があるものの、チ
ツプ内部からのα線遮蔽は、原理的に出来ない。
上記(ハ)の方法は、メモリセルクランプ用のシヨツ
トキーバリアダイオードSBDの順電圧Vfや、全
体のパワーの面から、既に限界にきており、これ
以上の改善は本質的に難しい。
質の除去が、実際上難しく、今のところ完全な対
策となつていない。(イ)の場合は、チツプ外部から
のα線遮蔽には、かなりの効果があるものの、チ
ツプ内部からのα線遮蔽は、原理的に出来ない。
上記(ハ)の方法は、メモリセルクランプ用のシヨツ
トキーバリアダイオードSBDの順電圧Vfや、全
体のパワーの面から、既に限界にきており、これ
以上の改善は本質的に難しい。
以上の(ア)〜(ウ)の方法で、ある程度までの改善は
見込めるものの完全ではない。
見込めるものの完全ではない。
従つて、唯一完全な対策となり得るのが、(エ)の
方法である。ところが、α線ソフトエラーの対策
として、コレクタに付く容量を大きくすると、必
然的に、トランジスタの寸法が大きくなるという
欠点があつた。
方法である。ところが、α線ソフトエラーの対策
として、コレクタに付く容量を大きくすると、必
然的に、トランジスタの寸法が大きくなるという
欠点があつた。
本発明の目的は、微細パターン化による高集積
化、高速度化の方向と矛盾することもなく、つま
り、メモリセルの形状を大きくすることもせず
に、メモリセルを構成するトランジスタのコレク
タに付く全容量（CT）を大きくし、α線ソフト
エラーに対する余裕度を増大させる構造を有する
ICを提供することにある。
化、高速度化の方向と矛盾することもなく、つま
り、メモリセルの形状を大きくすることもせず
に、メモリセルを構成するトランジスタのコレク
タに付く全容量（CT）を大きくし、α線ソフト
エラーに対する余裕度を増大させる構造を有する
ICを提供することにある。
本発明の半導体集積回路は、半導体基板の一主
面に形成され内面を絶縁物で覆つた溝で半導体素
子領域を分離した半導体集積回路において、前記
溝のうち、第１の溝内部を金属もしくは高濃度に
ドープしたポリシリコン等の導体でほぼ前記半導
体基板表面の高さまで埋設し、かつ前記第１の溝
以外の第２の溝内部を絶縁物もしくは真性かそれ
に近いポリシリコン等の絶縁体か半導体でほぼ前
記半導体基板表面の高さまで埋設してあることか
らなつている。
面に形成され内面を絶縁物で覆つた溝で半導体素
子領域を分離した半導体集積回路において、前記
溝のうち、第１の溝内部を金属もしくは高濃度に
ドープしたポリシリコン等の導体でほぼ前記半導
体基板表面の高さまで埋設し、かつ前記第１の溝
以外の第２の溝内部を絶縁物もしくは真性かそれ
に近いポリシリコン等の絶縁体か半導体でほぼ前
記半導体基板表面の高さまで埋設してあることか
らなつている。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例の要部を示す断
面図である。
面図である。
本実施例は、Ｐ型半導体基板１１の一主面に形
成され、内面を酸化膜１７で覆つた溝１６ａ，１
６ｂでエピタキシヤル層からなる半導体素子領域
１３を分離したICにおいて、第１の溝１６ａの
内部を高濃度のボロンをドープしたポリシリコン
１８ａで半導体基板１１の表面の高さまで埋設
し、かつ、それ以外の第２の溝１６ｂの内部を真
性ポリシリコン１８で半導体基板１１の表面の高
さまで埋設してあることからなつている。なお、
同図において、１２は埋込み層、１９は窒化膜で
ある。
成され、内面を酸化膜１７で覆つた溝１６ａ，１
６ｂでエピタキシヤル層からなる半導体素子領域
１３を分離したICにおいて、第１の溝１６ａの
内部を高濃度のボロンをドープしたポリシリコン
１８ａで半導体基板１１の表面の高さまで埋設
し、かつ、それ以外の第２の溝１６ｂの内部を真
性ポリシリコン１８で半導体基板１１の表面の高
さまで埋設してあることからなつている。なお、
同図において、１２は埋込み層、１９は窒化膜で
ある。
本実施例の構造によると、半導体素子領域１３
と溝１６ａとの間に酸化膜１７を介して２つの容
量が形成される。従つて、半導体素子領域１３に
Bip RAMのメモリセルを構成するフリツプフロ
ツプの対トランジスタを形成し、そのコレクタと
上記容量を接続することにより、チツプ面積を特
別に増すことなしに、対トランジスタのコレクタ
に付く容量を大きくできる。
と溝１６ａとの間に酸化膜１７を介して２つの容
量が形成される。従つて、半導体素子領域１３に
Bip RAMのメモリセルを構成するフリツプフロ
ツプの対トランジスタを形成し、そのコレクタと
上記容量を接続することにより、チツプ面積を特
別に増すことなしに、対トランジスタのコレクタ
に付く容量を大きくできる。
次に、本実施例の製造方法について説明する。
第２図ａ〜ｄは本実施例の主要製造工程におけ
る断面図である。
る断面図である。
まず、第２図ａに示すようにＰ形半導体基板１
１上に、メモリセルトランジスタ領域の埋込み層
１２を形成し、その上に5Ωcmのエピタキシヤル
層１３ａを厚さ1μｍで成長する。そして、エピ
タキシヤル層１３ａの上に、厚さ0.5μｍの窒化膜
１４を成長させ、その上面にレジスト１５を塗布
する。
１上に、メモリセルトランジスタ領域の埋込み層
１２を形成し、その上に5Ωcmのエピタキシヤル
層１３ａを厚さ1μｍで成長する。そして、エピ
タキシヤル層１３ａの上に、厚さ0.5μｍの窒化膜
１４を成長させ、その上面にレジスト１５を塗布
する。
次に第２図ｂに示すように、Ｐ形半導体基板１
１まで、選択的にエツチングして溝１６を形成
し、半導体素子領域１３を分離して設ける。
１まで、選択的にエツチングして溝１６を形成
し、半導体素子領域１３を分離して設ける。
次に第２図ｃに示すように、窒化膜１４を除去
して、溝１６の底面及び壁面と半導体素子領域１
３表面を1000℃、10分熱酸化し、酸化膜１７を形
成する。
して、溝１６の底面及び壁面と半導体素子領域１
３表面を1000℃、10分熱酸化し、酸化膜１７を形
成する。
次に第２図ｄに示すように、真性ポリシリコン
１８で、溝１６を全て埋設し、それの高さが、半
導体素子領域１３の表面とほぼ同一になる様にす
る。
１８で、溝１６を全て埋設し、それの高さが、半
導体素子領域１３の表面とほぼ同一になる様にす
る。
次に、表面がほぼ平坦になつた上記のウエーハ
上面に窒化膜１９を形成する。そして、フリツプ
フロツプを構成する対トランジスタ間の溝１６ａ
上面の窒化膜１９を選択的にエツチングする。そ
して、高濃度のボロンを拡散する。かくしてフリ
ツプフロツプを形成する対トランジスタ間の溝１
６ａのみに、高濃度のボロンのドープされたポリ
シリコン１８ａで埋まり、それ以外の溝１６ｂ
は、真性ポリシリコン１８で埋められた第１図に
示す実施例が得られる。
上面に窒化膜１９を形成する。そして、フリツプ
フロツプを構成する対トランジスタ間の溝１６ａ
上面の窒化膜１９を選択的にエツチングする。そ
して、高濃度のボロンを拡散する。かくしてフリ
ツプフロツプを形成する対トランジスタ間の溝１
６ａのみに、高濃度のボロンのドープされたポリ
シリコン１８ａで埋まり、それ以外の溝１６ｂ
は、真性ポリシリコン１８で埋められた第１図に
示す実施例が得られる。
第３図は本発明の第２の実施例の要部を示す模
式的平面図で、第１図の構造を用いてBip RAM
のメモリセル部分を形成したウエーハの平面を表
わす。第４図はその等価回路図である。
式的平面図で、第１図の構造を用いてBip RAM
のメモリセル部分を形成したウエーハの平面を表
わす。第４図はその等価回路図である。
本実施例は、第１図の第１の実施例において、
２つの半導体素子領域１３にフリツプフロツプの
対トランジスタQ1，Q2並びにそれぞれのSBD、
負荷抵抗Ｒを形成したものである。すなわち、ベ
ース２０、エミツタ２１、コレクタ２２、SBD
２３、負荷抵抗２４を通常の方法を用いて形成
し、それらの開孔電極をAl配線で接続すること
によりメモリセルが得られる。
２つの半導体素子領域１３にフリツプフロツプの
対トランジスタQ1，Q2並びにそれぞれのSBD、
負荷抵抗Ｒを形成したものである。すなわち、ベ
ース２０、エミツタ２１、コレクタ２２、SBD
２３、負荷抵抗２４を通常の方法を用いて形成
し、それらの開孔電極をAl配線で接続すること
によりメモリセルが得られる。
かくして、本実施例によると、トランジスタ
Q1とQ2のコレクタ間に、溝１６ａの両側面に形
成された容量C1とC2が、トランジスタQ1，Q2の
コレクタ・ベース間容量CCBと並列に入り、コレ
クタに付く全容量（CT）が大となり、α線ソフ
トエラー防止に大きく効果のあることが分る。
Q1とQ2のコレクタ間に、溝１６ａの両側面に形
成された容量C1とC2が、トランジスタQ1，Q2の
コレクタ・ベース間容量CCBと並列に入り、コレ
クタに付く全容量（CT）が大となり、α線ソフ
トエラー防止に大きく効果のあることが分る。
なお第４図において、CCSはコレクタ・基板間
容量、CEBはエミツタ・ベース間容量である。
容量、CEBはエミツタ・ベース間容量である。
なお、本実施例において、容量を付けたいコレ
クタに挾まれた溝１６ａの壁面の絶縁膜（実施例
では酸化膜１７）の厚さを、特性上許容されるう
ちで、薄くすればする程容量C1，C2を大きくで
き、α線ソフトエラーの余裕度を大きくできる。
この場合、溝底部の絶縁膜のみ少し厚くすれば、
高速性は低下しない。更に、絶縁膜に誘電率の大
きなものを選べば、効果も一層大きくなる。又、
シリコンにドープする濃度を変えることは、一向
に差しつかえない。
クタに挾まれた溝１６ａの壁面の絶縁膜（実施例
では酸化膜１７）の厚さを、特性上許容されるう
ちで、薄くすればする程容量C1，C2を大きくで
き、α線ソフトエラーの余裕度を大きくできる。
この場合、溝底部の絶縁膜のみ少し厚くすれば、
高速性は低下しない。更に、絶縁膜に誘電率の大
きなものを選べば、効果も一層大きくなる。又、
シリコンにドープする濃度を変えることは、一向
に差しつかえない。
第５図は本発明の第３の実施例の要部を示す模
式的平面図、第６図はその等価回路図である。本
実施例においては、付加容量C1′，C2′がコレクタ
とワード線WH間に挿入されるように、溝１６ａ
を設けたものである。この場合も同様にα線ソフ
トエラーに対し十分な効果がある。
式的平面図、第６図はその等価回路図である。本
実施例においては、付加容量C1′，C2′がコレクタ
とワード線WH間に挿入されるように、溝１６ａ
を設けたものである。この場合も同様にα線ソフ
トエラーに対し十分な効果がある。
以上、実施例について、説明してきたが、本発
明は、これらの実施例に限定されることはなく、
種々の変形を考えることができる。
明は、これらの実施例に限定されることはなく、
種々の変形を考えることができる。
以上、詳細説明したとおり、本発明によれば、
半導体素子の性能を損なわずに、選択的に半導体
素子分離領域の溝内部に、高濃度の不純物をドー
プしたポリシリや導体を形成でき、その両側の隣
接素子間に容量を形成できるので、メモリセルの
コレクタ側に容量を付加することができて、α線
ソフトエラー防止に大いに効果がある。しかも他
の寄生容量については、全く、増えることもな
く、高速性能を損うこともない。
半導体素子の性能を損なわずに、選択的に半導体
素子分離領域の溝内部に、高濃度の不純物をドー
プしたポリシリや導体を形成でき、その両側の隣
接素子間に容量を形成できるので、メモリセルの
コレクタ側に容量を付加することができて、α線
ソフトエラー防止に大いに効果がある。しかも他
の寄生容量については、全く、増えることもな
く、高速性能を損うこともない。
従つて、素子の高速性能化及び集積度の向上に
加え、集積回路の高信頼性を図つた半導体集積回
路が得られる。
加え、集積回路の高信頼性を図つた半導体集積回
路が得られる。
第１図は本発明の第１の実施例の要部を示す断
面図、第２図ａ〜ｄはこの第１の実施例の主要製
造工程における断面図、第３図は本発明の第２の
実施例の要部を示す模式的平面図、第４図はその
等価回路図、第５図は本発明の第３の実施例の要
部を示す模式的平面図、第６図はその等価回路図
である。 １１……Ｐ型半導体基板、１２……埋込み層、
１３……半導体素子領域、１３ａ……エピタキシ
ヤル層、１４……窒化膜、１５……レジスト、１
６，１６ａ，１６ｂ……溝、１７……酸化膜、１
８……真性ポリシリコン、１８ａ……高濃度ボロ
ンをドープしたポリシリコン、１９……窒化膜、
２０……ベース、２１……エミツタ、２２……コ
レクタ、２３……SBD、２４……負荷抵抗、C1，
C1′，C2，C2′……付加容量、Q1，Q2……トラン
ジスタ、WH……ワード線。
面図、第２図ａ〜ｄはこの第１の実施例の主要製
造工程における断面図、第３図は本発明の第２の
実施例の要部を示す模式的平面図、第４図はその
等価回路図、第５図は本発明の第３の実施例の要
部を示す模式的平面図、第６図はその等価回路図
である。 １１……Ｐ型半導体基板、１２……埋込み層、
１３……半導体素子領域、１３ａ……エピタキシ
ヤル層、１４……窒化膜、１５……レジスト、１
６，１６ａ，１６ｂ……溝、１７……酸化膜、１
８……真性ポリシリコン、１８ａ……高濃度ボロ
ンをドープしたポリシリコン、１９……窒化膜、
２０……ベース、２１……エミツタ、２２……コ
レクタ、２３……SBD、２４……負荷抵抗、C1，
C1′，C2，C2′……付加容量、Q1，Q2……トラン
ジスタ、WH……ワード線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一主面部に形成され内面を絶縁
膜で覆つた溝で半導体素子領域を区画分離した半
導体集積回路において、少なくとも一つの前記半
導体素子領域を区画する前記溝は、その内部を導
体でほぼ前記半導体基板表面の高さまで埋設した
第１の溝および前記第１の溝に連なりその内部を
実質上の絶縁物でほぼ前記半導体基板表面の高さ
まで埋設した第２の溝からなることを特徴とする
半導体集積回路。 ２ 第１の溝を挾んで隣接する一対の半導体素子
領域にそれぞれ形成された、一対の縦型バイポー
ラトランジスタを駆動トランジスタとするフリツ
プフロツプからなるメモリセルを有する特許請求
の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044318A JPS61203662A (ja) | 1985-03-06 | 1985-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044318A JPS61203662A (ja) | 1985-03-06 | 1985-03-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61203662A JPS61203662A (ja) | 1986-09-09 |
| JPH0442831B2 true JPH0442831B2 (ja) | 1992-07-14 |
Family
ID=12688135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044318A Granted JPS61203662A (ja) | 1985-03-06 | 1985-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203662A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065561A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
| JPS6197960A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体記憶装置 |
| GB8913770D0 (en) * | 1989-06-15 | 1989-08-02 | Crosfield Electronics Ltd | Register mark detection |
-
1985
- 1985-03-06 JP JP60044318A patent/JPS61203662A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61203662A (ja) | 1986-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |