JPS627581B2 - - Google Patents
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- Publication number
- JPS627581B2 JPS627581B2 JP56036388A JP3638881A JPS627581B2 JP S627581 B2 JPS627581 B2 JP S627581B2 JP 56036388 A JP56036388 A JP 56036388A JP 3638881 A JP3638881 A JP 3638881A JP S627581 B2 JPS627581 B2 JP S627581B2
- Authority
- JP
- Japan
- Prior art keywords
- information line
- information
- line
- switching
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は１台のプロセツサに接続される２本の
情報線を有するシステムのデユプレツクス情報線
の切替方式に係り、一方の情報線を使用する場合
は他方の情報線の使用、及び一方情報線から他方
情報線への切替を禁止するデユプレツクス情報線
切替方式に関する。
情報線を有するシステムのデユプレツクス情報線
の切替方式に係り、一方の情報線を使用する場合
は他方の情報線の使用、及び一方情報線から他方
情報線への切替を禁止するデユプレツクス情報線
切替方式に関する。
第１図は従来例の１台のプロセツサに接続され
る２本の情報線を有するシステムの情報線切替方
式を示す図である。図中１はプロセツサ、２，
２′は制御／状態レジスタ、３，３′は情報線用イ
ンタフエイス、４，４′は情報線である。どちら
の情報線を使用して送信するかはプロセツサ（以
下CPUと称す）１にて選択し、制御信号を使用
する側の制御／状態レジスタ２又は２′に送り情
報線用インタフエイス３又は３′を介して情報線
４又は４′に接続する。受信の場合CPU１は両方
の制御／状態レジスタ２，２′を見てどちらから
受信したか判断して対応する。しかしこの場合は
情報線４側及び４′側を夫々を制御する２種類の
プログラムが必要である欠点がある。又、雑音と
か対向装置の誤動作により２つの情報線４，４′
が同時に使用された状態になることがあり、この
様な場合でも正常にシステムが動作するように、
複雑なプログラムを作成する必要があつた。
る２本の情報線を有するシステムの情報線切替方
式を示す図である。図中１はプロセツサ、２，
２′は制御／状態レジスタ、３，３′は情報線用イ
ンタフエイス、４，４′は情報線である。どちら
の情報線を使用して送信するかはプロセツサ（以
下CPUと称す）１にて選択し、制御信号を使用
する側の制御／状態レジスタ２又は２′に送り情
報線用インタフエイス３又は３′を介して情報線
４又は４′に接続する。受信の場合CPU１は両方
の制御／状態レジスタ２，２′を見てどちらから
受信したか判断して対応する。しかしこの場合は
情報線４側及び４′側を夫々を制御する２種類の
プログラムが必要である欠点がある。又、雑音と
か対向装置の誤動作により２つの情報線４，４′
が同時に使用された状態になることがあり、この
様な場合でも正常にシステムが動作するように、
複雑なプログラムを作成する必要があつた。
本発明の目的は上記の欠点をなくするために簡
単なプログラムで対向装置を安定に制御出来る情
報線切替方式の提供にある。
単なプログラムで対向装置を安定に制御出来る情
報線切替方式の提供にある。
本発明は上記の目的を達成するために１台のプ
ロセツサに接続される２本の情報線を有するシス
テムのデユプレツクス情報線の切替方式におい
て、 一方の情報線使用時に、他方情報線の使用、及
び一方情報線から他方情報線への切替を禁止する
禁止回路を設け、 上記プロセツサに２本の情報線が接続可能な状
態に於いて一方の情報線を使用する場合には、当
該一方の情報線を上記プロセツサに接続するため
の制御信号を上記禁止回路へ送出し、他方情報線
の使用を禁止するとともに一方情報線から他方情
報線への切替えを禁止するようにしたことを特徴
とする デユプレツクス情報線切替方式を提供している。
ロセツサに接続される２本の情報線を有するシス
テムのデユプレツクス情報線の切替方式におい
て、 一方の情報線使用時に、他方情報線の使用、及
び一方情報線から他方情報線への切替を禁止する
禁止回路を設け、 上記プロセツサに２本の情報線が接続可能な状
態に於いて一方の情報線を使用する場合には、当
該一方の情報線を上記プロセツサに接続するため
の制御信号を上記禁止回路へ送出し、他方情報線
の使用を禁止するとともに一方情報線から他方情
報線への切替えを禁止するようにしたことを特徴
とする デユプレツクス情報線切替方式を提供している。
以下本発明の実施例につき図に従つて説明す
る。第２図は本発明の実施例を示す情報線切替方
式を示す図、第３図は本発明のCPU１のソフト
ウエアから見たブロツク構成図である。図中第１
図と同一機能のものは同一記号で示す。２″，２
は制御／状態レジスタ、３″，３，３〓は情
報線用インタフエイス、４″は情報線、５，５′は
禁止回路、６，６′は制御信号線、７，７′は信号
線である。CPU１から一方の情報線４を使用し
て送信する場合について説明する。CPU１の指
令により制御／状態レジスタ２″が情報線用イン
タフエイス３″を選択すると、情報線用インタフ
エイス３″が制御信号線６を介し禁止回路５′に情
報線４をCPU１に接続するための制御信号を送
り、情報線用インタフエイス３を使用禁止状態
とする。即ち、情報線４の使用中に、情報線４′
の使用、並びに情報線４から情報線４′への情報
線の切替えを禁止するものである。情報線４′を
使用する場合は上記と同様で一方の情報線しか使
用出来なくし、また他方情報線への切替を禁止す
る。情報線４の使用が終了するとCPU１は制
御／状態レジスタ２″に禁止解除命令を出し情報
線インタフエイス３″，３共使用可能とする。
受信の場合は、例えば情報線４より受信した場合
について説明すると、情報線インタフエイス３″
は情報線４からの信号受信を通知する制御信号
を、制御信号線６を介し禁止回路５′に送り情報
線用インタフエイス３を使用禁止状態とする。
即ち、情報線４′からの信号を禁止し、且つ情報
線４から情報４′への情報線の切替を禁止する。
CPU１は制御／状態レジスタ２からの情報によ
り信号が、情報線４から受信されたものであるこ
とが判り情報線４からの受信データを読むことが
出来る。この時情報線４′側は使用禁止状態にな
つているので、情報を受信しても全く無視する。
即ち、情報線４′からの信号はCPU１へ送られ
ず、また情報線４′への切替は行なわれない。情
報線４′側から受信する場合も上記と同様であ
る。従つてCPU１のソフトウエアとしては第３
図に示す如く情報線用インタフエイス３〓を１個
と認識し制御／状態レジスタ２の操作のみで２
個の情報線用インタフエイスの制御が可能とな
る。
る。第２図は本発明の実施例を示す情報線切替方
式を示す図、第３図は本発明のCPU１のソフト
ウエアから見たブロツク構成図である。図中第１
図と同一機能のものは同一記号で示す。２″，２
は制御／状態レジスタ、３″，３，３〓は情
報線用インタフエイス、４″は情報線、５，５′は
禁止回路、６，６′は制御信号線、７，７′は信号
線である。CPU１から一方の情報線４を使用し
て送信する場合について説明する。CPU１の指
令により制御／状態レジスタ２″が情報線用イン
タフエイス３″を選択すると、情報線用インタフ
エイス３″が制御信号線６を介し禁止回路５′に情
報線４をCPU１に接続するための制御信号を送
り、情報線用インタフエイス３を使用禁止状態
とする。即ち、情報線４の使用中に、情報線４′
の使用、並びに情報線４から情報線４′への情報
線の切替えを禁止するものである。情報線４′を
使用する場合は上記と同様で一方の情報線しか使
用出来なくし、また他方情報線への切替を禁止す
る。情報線４の使用が終了するとCPU１は制
御／状態レジスタ２″に禁止解除命令を出し情報
線インタフエイス３″，３共使用可能とする。
受信の場合は、例えば情報線４より受信した場合
について説明すると、情報線インタフエイス３″
は情報線４からの信号受信を通知する制御信号
を、制御信号線６を介し禁止回路５′に送り情報
線用インタフエイス３を使用禁止状態とする。
即ち、情報線４′からの信号を禁止し、且つ情報
線４から情報４′への情報線の切替を禁止する。
CPU１は制御／状態レジスタ２からの情報によ
り信号が、情報線４から受信されたものであるこ
とが判り情報線４からの受信データを読むことが
出来る。この時情報線４′側は使用禁止状態にな
つているので、情報を受信しても全く無視する。
即ち、情報線４′からの信号はCPU１へ送られ
ず、また情報線４′への切替は行なわれない。情
報線４′側から受信する場合も上記と同様であ
る。従つてCPU１のソフトウエアとしては第３
図に示す如く情報線用インタフエイス３〓を１個
と認識し制御／状態レジスタ２の操作のみで２
個の情報線用インタフエイスの制御が可能とな
る。
以上説明した如く本発明によれば、ソフトウエ
ア上からは２本の情報線を、１個の情報線用イン
タフエイスを持つものとみなせるのでプログラム
が簡単になると共に、一方の情報線を使用時他方
の情報線への切替制御を無視するので他方の情報
線に雑音とか誤信号があつても関係なく信頼性の
向上が出来る効果がある。
ア上からは２本の情報線を、１個の情報線用イン
タフエイスを持つものとみなせるのでプログラム
が簡単になると共に、一方の情報線を使用時他方
の情報線への切替制御を無視するので他方の情報
線に雑音とか誤信号があつても関係なく信頼性の
向上が出来る効果がある。
第１図は従来例の１台のプロセツサに接続され
る２本の情報線を有するシステムの情報線切替方
式を示す図、第２図は本発明の実施例を示すシス
テムの情報線切替方式を示す図、第３図は第２図
の場合のCPU１のソフトウエアから見たブロツ
ク構成図である。 図中１はCPU、２，２′，２″，２は制御／
状態レジスタ、３，３′，３″，３，３〓は情報
線用インタフエイス、４，４′，４″は情報線、
５，５′は禁止回路、６，６′は制御信号線、７，
７′は信号線である。
る２本の情報線を有するシステムの情報線切替方
式を示す図、第２図は本発明の実施例を示すシス
テムの情報線切替方式を示す図、第３図は第２図
の場合のCPU１のソフトウエアから見たブロツ
ク構成図である。 図中１はCPU、２，２′，２″，２は制御／
状態レジスタ、３，３′，３″，３，３〓は情報
線用インタフエイス、４，４′，４″は情報線、
５，５′は禁止回路、６，６′は制御信号線、７，
７′は信号線である。
Claims (1)
- 【特許請求の範囲】 １ １台のプロセツサに接続される２本の情報線
を有するシステムのデユプレツクス情報線の切替
方式において、 一方の情報線使用時に、他方情報線の使用、及
び一方情報線から他方情報線への切替を禁止する
禁止回路を設け、 上記プロセツサに２本の情報線が接続可能な状
態に於いて一方の情報線を使用する場合には、当
該一方の情報線を上記プロセツサに接続するため
の制御信号を上記禁止回路へ送出し、他方情報線
の使用を禁止するとともに一方情報線から他方情
報線への切替えを禁止するようにしたことを特徴
とする デユプレツクス情報切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036388A JPS57152050A (en) | 1981-03-13 | 1981-03-13 | Switching system of duplex information line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036388A JPS57152050A (en) | 1981-03-13 | 1981-03-13 | Switching system of duplex information line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152050A JPS57152050A (en) | 1982-09-20 |
| JPS627581B2 true JPS627581B2 (ja) | 1987-02-18 |
Family
ID=12468462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56036388A Granted JPS57152050A (en) | 1981-03-13 | 1981-03-13 | Switching system of duplex information line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152050A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577491B2 (ja) * | 1973-03-08 | 1982-02-10 | ||
| JPS5918740B2 (ja) * | 1976-04-27 | 1984-04-28 | 株式会社東芝 | 複数計算機システム |
-
1981
- 1981-03-13 JP JP56036388A patent/JPS57152050A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152050A (en) | 1982-09-20 |
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