JPS628031B2 - - Google Patents
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- JPS628031B2 JPS628031B2 JP56168432A JP16843281A JPS628031B2 JP S628031 B2 JPS628031 B2 JP S628031B2 JP 56168432 A JP56168432 A JP 56168432A JP 16843281 A JP16843281 A JP 16843281A JP S628031 B2 JPS628031 B2 JP S628031B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
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- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置製造方法に関し、半導体基
板上に金属突起物を形成する方法であつて、半導
体基板に形成された半導体素子の電極取出し用の
電極配線を金属突起物を形成するために用いる複
数層からなる金属層(いわゆるバリヤメタル)で
行なうと同時に、本発明は、基板面を平坦化せし
め、段部を除去し、かつ配線膜、さらにそれを保
護するための絶縁保護膜を不用とし、工程を簡略
化し、かつ耐腐蝕性を高めた信頼性の高い半導体
装置を提供せんとするものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, and a method for forming metal protrusions on a semiconductor substrate, which method includes forming an electrode wiring for taking out an electrode of a semiconductor element formed on a semiconductor substrate using the metal protrusions. At the same time, the present invention flattens the substrate surface, removes the stepped portion, and forms a wiring film and an insulating film to protect it. The present invention aims to provide a highly reliable semiconductor device that does not require a protective film, simplifies the process, and has improved corrosion resistance.
半導体素子が形成されたLSI、IC等の半導体チ
ツプの電極パツドから外部端子へ電気的に接続す
る手段として、金属細線を用い超音波振動または
熱圧着により各々の電極パツド毎に接続するワイ
ヤボンデイング法と、金属細線を用いないで一括
して一度にボンデイングを行なうワイヤレスボン
デイング法がある。 Wire bonding is a method for electrically connecting the electrode pads of semiconductor chips such as LSIs and ICs on which semiconductor elements are formed to external terminals, in which thin metal wires are used to connect each electrode pad by ultrasonic vibration or thermocompression bonding. There is also a wireless bonding method that performs bonding all at once without using thin metal wires.
前記ワイヤレスボンデイング法のひとつとして
前記電極パツドに金属突起物の電極を形成し、長
尺のフイルムに形成した電極リードと前記金属突
起物とを合金化せしめ、金属突起物上にリードを
形成する、いわゆるフイルムキヤリヤ方式があ
る。 As one of the wireless bonding methods, an electrode of a metal protrusion is formed on the electrode pad, and the electrode lead formed on a long film is alloyed with the metal protrusion to form a lead on the metal protrusion. There is a so-called film carrier method.
本発明は半導体基板上の電極パツド上に金属突
起物を形成した半導体装置に関する。 The present invention relates to a semiconductor device in which metal protrusions are formed on electrode pads on a semiconductor substrate.
まず、第1図で従来の金属突起物を形成した半
導体装置について述べる。 First, a conventional semiconductor device in which metal protrusions are formed will be described with reference to FIG.
Si等で構成した半導体基板1に拡散層2が形成
され、拡散層2の一部はSiO2膜3が開孔され電
極取出し窓が設けられている。電極取出し窓は外
部端子と接続するためにAl膜4が設けられ、そ
れが連続して、絶縁膜3上に導びかれる。さらに
Al膜4を機械的な損傷あるいは腐蝕から保護す
るためにCVDSiO2膜7を全面に被着し、金属突
起物を形成する位置のみを開孔し、前記Al膜4
の一部を露出させ、次にバリヤメタルと呼ぶ複数
層からなる金属膜5を蒸着法で形成せしめる。 A diffusion layer 2 is formed on a semiconductor substrate 1 made of Si or the like, and a portion of the diffusion layer 2 is provided with a hole in the SiO 2 film 3 to provide an electrode extraction window. The electrode extraction window is provided with an Al film 4 for connection to an external terminal, and is continuously guided onto the insulating film 3. moreover
In order to protect the Al film 4 from mechanical damage or corrosion, a CVDSiO 2 film 7 is deposited on the entire surface, and holes are drilled only at the positions where metal protrusions are to be formed.
Then, a metal film 5 consisting of multiple layers called barrier metal is formed by vapor deposition.
ここで、バリヤメタル5は例えば第1層目は
Al膜4との付着強度を高めるためCr、Ti等の金
属膜5′が約1000Å形成され、第2層目は金属突
起物と付着力が良好なCu、Ni、Ag等の金属膜
5″が3000〜6000Åの厚さに形成されるものであ
る。 Here, for example, the first layer of the barrier metal 5 is
A metal film 5' such as Cr or Ti is formed to a thickness of about 1000 Å to increase the adhesion strength with the Al film 4, and the second layer is a metal film 5'' such as Cu, Ni, Ag, etc. that has good adhesion to the metal protrusions. is formed to a thickness of 3000 to 6000 Å.
次にAl膜4が露出した金属膜5上に電気メツ
キ法によりAu、Ag等の金属突起物6を15μm程
度の高さに形成することにより第1図の構造を得
るものである。 Next, the structure shown in FIG. 1 is obtained by forming metal protrusions 6 of Au, Ag, etc. to a height of about 15 μm by electroplating on the metal film 5 where the Al film 4 is exposed.
このような従来の構造においては次のような問
題があつた。前述したCVDSiO2膜7はAl膜4を
保護するための保護膜であるが、素子群の電極取
出し用開孔部の絶縁膜3での段差AあるいはAl
膜4での段差Bが発生する。この段差A,Bでは
CVDSiO2膜7の膜厚が薄くなつたり、CVDSiO2
膜にピンホールが発生したり、歪が加わつてクラ
ツクが発生したりする。このため、金属膜5の蝕
刻液がCVDSiO2膜7のピンホールやクラツクに
より浸透し、Al膜4を腐蝕してしまい、拡散層
2と金属突起物6とが電気的に開放状態になつた
り、金属突起物6の下部のAl膜が腐蝕された場
合には、金属突起物6は絶縁膜3上から完全に剥
離され、初期の目的を達することができない。 This conventional structure has the following problems. The aforementioned CVDSiO 2 film 7 is a protective film for protecting the Al film 4, but the step A in the insulating film 3 or the Al
A step B occurs in the film 4. In this step A and B
If the thickness of the CVDSiO 2 film 7 becomes thinner, the CVDSiO 2
Pinholes may occur in the film, or cracks may occur due to strain. For this reason, the etching solution for the metal film 5 penetrates through the pinholes and cracks in the CVDSiO 2 film 7 and corrodes the Al film 4, causing the diffusion layer 2 and the metal protrusions 6 to become electrically open. If the Al film under the metal protrusion 6 is corroded, the metal protrusion 6 is completely peeled off from the insulating film 3, and the initial purpose cannot be achieved.
また、CVDSiO2膜7に発生するクラツクは、
フイルムキヤリヤのリード(図示せず)と金属突
起物6とを温度、圧力を加えながら合金化接続す
る時には、熱歪や機械的圧力によつて容易に発生
し、上述したAl膜の腐蝕を発生せしめる。ま
た、一時的に腐蝕の状態が軽微であつて、電気的
不良あるいは金属突起物の付着強度が低下しなく
ても、前記半導体基板の使用中に腐蝕を徐々に増
大させてしまい、著るしく信頼性を低下さすもの
であつた。 In addition, cracks occurring in the CVDSiO 2 film 7 are
When alloying and connecting the film carrier lead (not shown) and the metal protrusion 6 while applying temperature and pressure, thermal strain and mechanical pressure can easily occur, causing the above-mentioned corrosion of the Al film. cause it to occur. Furthermore, even if the corrosion is temporarily slight and the adhesion strength of electrical defects or metal protrusions does not decrease, the corrosion gradually increases during the use of the semiconductor substrate, resulting in significant damage. This reduced reliability.
本発明は上記従来の欠点を除去するためになさ
れたものであり、その目的とするところは金属突
起を有する半導体装置の製造において、その製造
段階でバリヤメタル(多層膜金属層)の蝕刻時
に、この蝕刻液による半導体装置上に形成した金
属配線の腐蝕、又は完成された半導体装置の使用
時に外部から浸入する腐蝕液による金属配線の腐
蝕を防止し、信頼性を高めようとするものであ
る。さらに他の目的は前記金属突起が形成され完
成した半導体装置の製造において、平坦化を図
り、バリヤメタルと金属配線の接触抵抗の低減、
さらに製造工程のより一層の簡略化を目的とする
ものである。 The present invention has been made in order to eliminate the above-mentioned conventional drawbacks, and its purpose is to eliminate this problem when etching a barrier metal (multilayer metal layer) during the manufacturing stage of a semiconductor device having metal protrusions. This is intended to improve reliability by preventing corrosion of metal wiring formed on a semiconductor device due to an etchant, or corrosion of metal wiring due to an etchant entering from the outside when a completed semiconductor device is used. Another purpose is to planarize and reduce the contact resistance between the barrier metal and the metal wiring in the manufacture of a completed semiconductor device with the metal protrusions formed thereon.
Furthermore, the purpose is to further simplify the manufacturing process.
以下図面をもとにして本発明の半導体装置の実
施例について説明する。 Embodiments of the semiconductor device of the present invention will be described below with reference to the drawings.
第2図は本発明の一実施例の方法により作成さ
れた半導体装置を示している。同図において、半
導体基板21上には熱酸化膜22が形成され、こ
の熱酸化膜22には開孔部23が形成されてい
る。この開口部23の直下には拡散層24が形成
されている。前記拡散層24上の開孔部23から
電極取出し位置25まで、例えばアルミニウム膜
による金属配線パターン26が延在している。ま
た、多層膜金属層28(バリヤメタル:例えば
Cr−Cu、Ti−Pd等)は前記金属配線パターン2
6上に沿つて形成され、丁度、金属配線パターン
26の全領域を覆い、保護している状態にある。
そして、拡散層24上より延在し、電極取出し位
置25まで達した前記バリヤメタル(多層膜金属
層)28上にはAu、Cu等の金属突起が形成され
た構造である。 FIG. 2 shows a semiconductor device manufactured by the method of one embodiment of the present invention. In the figure, a thermal oxide film 22 is formed on a semiconductor substrate 21, and an opening 23 is formed in this thermal oxide film 22. A diffusion layer 24 is formed directly below this opening 23 . A metal wiring pattern 26 made of, for example, an aluminum film extends from the opening 23 on the diffusion layer 24 to the electrode extraction position 25. In addition, the multilayer metal layer 28 (barrier metal: e.g.
Cr-Cu, Ti-Pd, etc.) is the metal wiring pattern 2.
6, and is in a state of covering and protecting the entire area of the metal wiring pattern 26.
The structure is such that metal protrusions such as Au, Cu, etc. are formed on the barrier metal (multilayer metal layer) 28 extending from above the diffusion layer 24 and reaching the electrode extraction position 25.
次に前記実施例の半導体装置の製造方法を第3
図a〜eをもとにして詳述する。まず、半導体基
板21上に開口部23を有する熱酸化膜22を形
成し、この開口部23を通して拡散層24を形成
する。次いで全面にアルミニウム膜を1〜2μm
の厚さに被着せしめ、光蝕刻法により、開孔部2
3附近より外部電極取出し位置25まで延在した
アルミニウム配線パターン26を形成させる(第
3図a)。 Next, the method for manufacturing the semiconductor device of the above embodiment will be described in a third manner.
This will be explained in detail based on Figures a to e. First, a thermal oxide film 22 having an opening 23 is formed on a semiconductor substrate 21, and a diffusion layer 24 is formed through this opening 23. Next, apply an aluminum film of 1 to 2 μm over the entire surface.
The opening part 2 is coated to a thickness of
An aluminum wiring pattern 26 extending from around 3 to the external electrode extraction position 25 is formed (FIG. 3a).
次に半導体基板21の全面に多層膜金属層から
なるバリヤメタル28を被着する。バリヤメタル
28は、例えばCr−Cu、Ti−Pd、Ti−Cu等の
複数層からなる金属膜で形成されるものである。
そして、配線パターン26上の電極取出し位置2
5附近のバリヤメタル28を露出させた感光性樹
脂29によるメツキ用パターンを形成させる(第
3図b)。 Next, a barrier metal 28 made of a multilayer metal layer is deposited on the entire surface of the semiconductor substrate 21. The barrier metal 28 is formed of a metal film consisting of multiple layers of Cr-Cu, Ti-Pd, Ti-Cu, etc., for example.
Then, the electrode extraction position 2 on the wiring pattern 26
A plating pattern is formed using photosensitive resin 29 exposing barrier metal 28 near 5 (FIG. 3b).
次いで、バリヤメタル28を陰極として、電解
メツキ法により感光性樹脂29の開孔部に金属突
起30を形成させる。金属突起30はAu、Cu等
の金属であつて、高さ10〜30μmに設けられるも
のである(第3図c)。 Next, metal protrusions 30 are formed in the openings of the photosensitive resin 29 by electroplating using the barrier metal 28 as a cathode. The metal protrusion 30 is made of metal such as Au or Cu and has a height of 10 to 30 μm (FIG. 3c).
電解法により金属突起30の形成が終れば、前
記メツキ用パターンとして使用した感光性樹脂2
9を除去せしめ、再度、感光性樹脂を塗布し、少
なくとも、アルミニウム配線パターン26と同一
もしくは大き目の前記感光性樹脂によるパターン
31を形成せしめる(第3図d)。さらに前記パ
ターン31を蝕刻用のマスクとして、露出してい
るバリヤメタル28を選択的にエツチングし、配
線パターン26上にバリヤメタル28′を残存さ
せれば、第3図eに示す本発明の実施例における
半導体装置を得ることができる。 Once the metal protrusions 30 have been formed by the electrolytic method, the photosensitive resin 2 used as the plating pattern is removed.
9 is removed and a photosensitive resin is applied again to form a pattern 31 made of the photosensitive resin that is at least the same as or larger than the aluminum wiring pattern 26 (FIG. 3d). Further, by selectively etching the exposed barrier metal 28 using the pattern 31 as an etching mask and leaving the barrier metal 28' on the wiring pattern 26, the embodiment of the present invention shown in FIG. A semiconductor device can be obtained.
第3図eに示す半導体装置の構造においては、
バリヤメタル28の選択エツチング工程におい
て、アルミニウム配線パターン26上にバリヤメ
タル28′と感光性樹脂パターン31が残存した
ままエツチング処理できるから、前記アルミニウ
ム配線パターン26がエツチング液で腐蝕される
ことがない。また、全工程が終了した段階でも、
バリヤメタル28′が存在するから、特に酸性、
アルカリ性の両方の液に対して腐蝕されやすい外
部から万一浸入してきた溶液に対しても、アルミ
ニウム配線パターン26が腐蝕されることがな
く、高い歩留りを期待できるものである。また、
本発明は、保護膜としてのCVDSiO2やSi3N4膜が
不要であるから、前記保護膜の被着工程、パター
ンを形成するための光蝕刻工程を除くことがで
き、工程の簡略化が可能となる。 In the structure of the semiconductor device shown in FIG. 3e,
In the selective etching process of the barrier metal 28, since the barrier metal 28' and the photosensitive resin pattern 31 can be etched while remaining on the aluminum wiring pattern 26, the aluminum wiring pattern 26 is not corroded by the etching solution. Also, even when the entire process is completed,
Due to the presence of barrier metal 28', especially acidic,
The aluminum wiring pattern 26 will not be corroded even by a solution that is likely to be corroded by alkaline liquids and may enter from the outside, and a high yield can be expected. Also,
Since the present invention does not require a CVDSiO 2 or Si 3 N 4 film as a protective film, the process of depositing the protective film and the photoetching process for forming a pattern can be omitted, and the process can be simplified. It becomes possible.
さらに、本発明では配線パターン26上に直接
バリヤメタル28′を形成しており、バリヤメタ
ルを含む表面の平坦化が可能となりバリヤメタル
の段切れ等をなくすことが可能となる。そして、
配線パターンとバリヤメタルを連続して形成で
き、バリヤメタル形成前の配線パターン26表面
の汚染が生じることなくバリヤメタルを形成でき
るとともに配線パターン上全域に接してバリヤメ
タルを形成するため、バリヤメタルと配線パター
ンの接触抵抗を小さくすることが可能となり、配
線の引出しに大切な低抵抗接続を実現できる。し
たがつて、本発明によれば製造コストを低減で
き、信頼性の高い配線の引出し構造を実現するこ
とができる。 Further, in the present invention, the barrier metal 28' is formed directly on the wiring pattern 26, so that the surface including the barrier metal can be flattened, and breakage of the barrier metal can be eliminated. and,
The wiring pattern and the barrier metal can be formed continuously, and the barrier metal can be formed without contaminating the surface of the wiring pattern 26 before forming the barrier metal, and since the barrier metal is formed in contact with the entire area on the wiring pattern, the contact resistance between the barrier metal and the wiring pattern can be reduced. This makes it possible to reduce the size of the wire, making it possible to achieve low-resistance connections, which are important for wiring. Therefore, according to the present invention, manufacturing costs can be reduced and a highly reliable wiring lead-out structure can be realized.
なお、バリヤメタル28′のエツチング用マス
クとして用いた感光性樹脂31′に耐熱性感光性
樹脂、例えば還化ブタジエン系樹脂、ポリイミイ
ド系樹脂を用いた場合、これらの樹脂は耐熱温度
は少なくとも350℃以上を維持できるから、この
感光性樹脂をアルミニウム配線パターン26の保
護膜として残存させても良い。このような方法に
おいては、アルミニウム配線パターン26をバリ
ヤメタル28′と耐熱性感光性樹脂で2重に被覆
できるから、さらに高い信頼性、歩留りを期待で
きる。前述した方法では残存させるバリヤメタル
を全層残すように説明したが、単層例えば、
Cr、Tiのみを残存させてもよい。 Note that when a heat-resistant photosensitive resin, such as a reduced butadiene resin or a polyimide resin, is used as the photosensitive resin 31' used as an etching mask for the barrier metal 28', the heat resistance temperature of these resins is at least 350°C or higher. Therefore, this photosensitive resin may be left as a protective film for the aluminum wiring pattern 26. In this method, since the aluminum wiring pattern 26 can be coated with the barrier metal 28' and the heat-resistant photosensitive resin, even higher reliability and yield can be expected. In the method described above, it was explained that the barrier metal to be left is left in all layers, but if a single layer is used, for example,
Only Cr and Ti may remain.
以上のべたように、本発明の半導体装置の製造
方法はアルミニウム等よりなる金属配線パターン
と同一もしくは大き目の寸法に、金属配線パター
ン上に直接バリヤメタル(多層膜金属層)が残存
させるものであつて、バリヤメタルのエツチング
中に発生するエツチング溶液による金属配線パタ
ーンの腐蝕を防止できるとともに製造工程が終了
した後も外部より浸入する腐蝕液を前記バリヤメ
タルで阻止させることができ、さらに、金属突起
形成における工程の簡略化、低抵抗の実現、信頼
性の向上に寄与するもので、工業上の利用価値が
高いものである。 As described above, the method for manufacturing a semiconductor device of the present invention leaves a barrier metal (multilayer metal layer) directly on the metal wiring pattern with the same or larger dimensions as the metal wiring pattern made of aluminum or the like. , it is possible to prevent the metal wiring pattern from being corroded by the etching solution generated during etching of the barrier metal, and even after the manufacturing process is finished, the barrier metal can prevent corrosive liquid from entering from the outside; It contributes to the simplification of the circuit, realization of low resistance, and improvement of reliability, and has high industrial utility value.
第1図は従来の金属突起を有する半導体装置の
正面断面図、第2図は本発明の一実施例における
半導体装置の正面断面図、第3図は同半導体装置
の製造方法を説明するための断面図である。
21……半導体基板、22……熱酸化膜、23
……開口部、24……拡散層、25……電極取出
し位置、26……金属配線パターン、28……多
層膜金属層(バリヤメタル)。
FIG. 1 is a front sectional view of a conventional semiconductor device having metal protrusions, FIG. 2 is a front sectional view of a semiconductor device according to an embodiment of the present invention, and FIG. 3 is a front sectional view for explaining a method of manufacturing the semiconductor device. FIG. 21... Semiconductor substrate, 22... Thermal oxide film, 23
...opening, 24...diffusion layer, 25...electrode extraction position, 26...metal wiring pattern, 28...multilayer metal layer (barrier metal).
Claims (1)
板上に、前記開孔部を覆う配線パターンを選択的
に形成する工程、前記配線パターンを含む半導体
基板上にバリヤメタル層を形成し、前記配線パタ
ーン上のバリヤメタル層上に選択的に金属突起を
形成する工程、前記バリヤメタル層を選択的に除
去し、前記配線パターン上全域で前記配線パター
ンと接する前記バリヤメタル層を残す工程とを有
することを特徴とする半導体装置の製造方法。1. A step of selectively forming a wiring pattern covering the opening on a semiconductor substrate on which an insulating film having an opening is formed, forming a barrier metal layer on the semiconductor substrate including the wiring pattern, and forming a barrier metal layer on the semiconductor substrate including the wiring pattern. It is characterized by comprising the steps of selectively forming metal protrusions on a barrier metal layer on a pattern, and selectively removing the barrier metal layer to leave the barrier metal layer in contact with the wiring pattern over the entire area above the wiring pattern. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168432A JPS5868949A (en) | 1981-10-20 | 1981-10-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168432A JPS5868949A (en) | 1981-10-20 | 1981-10-20 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868949A JPS5868949A (en) | 1983-04-25 |
| JPS628031B2 true JPS628031B2 (en) | 1987-02-20 |
Family
ID=15868003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56168432A Granted JPS5868949A (en) | 1981-10-20 | 1981-10-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868949A (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513194A (en) * | 1974-06-24 | 1976-01-12 | Fuji Electric Co Ltd | HINANJUDOHOKOJIDOSETSUTEIHOHO |
| JPS6050334B2 (en) * | 1978-11-28 | 1985-11-08 | 松下電器産業株式会社 | semiconductor equipment |
-
1981
- 1981-10-20 JP JP56168432A patent/JPS5868949A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5868949A (en) | 1983-04-25 |
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