JPS628966B2 - - Google Patents
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- JPS628966B2 JPS628966B2 JP58235822A JP23582283A JPS628966B2 JP S628966 B2 JPS628966 B2 JP S628966B2 JP 58235822 A JP58235822 A JP 58235822A JP 23582283 A JP23582283 A JP 23582283A JP S628966 B2 JPS628966 B2 JP S628966B2
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に差動増幅回
路を構成するトランジスタのようにベースが入力
端子に結合された第1のトランジスタとこのトラ
ンジスタのエミツタにコレクタが接続された第2
のトランジスタとを有する半導体集積回路装置に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit device, particularly a first transistor having a base coupled to an input terminal, such as a transistor constituting a differential amplifier circuit, and a collector connected to the emitter of this transistor. Second
The present invention relates to a semiconductor integrated circuit device having a transistor.
差動増幅回路は、互いのエミツタが接続された
二つのトランジスタと、そのエミツタ接続点にコ
レクタが接続された電流源用のトランジスタとを
含む。差動増幅回路は微少な入力信号電圧から大
きな出力信号を取り出す手段として広く使用され
ているが、これを半導体集積回路化した場合、差
動接続された二つのトランジスタのベースは、入
力信号を受けるために、入力端子として設けられ
た集積回路の外部端子に接続される。このため、
集積回路の検査工程、装置へ実装組立工程等での
取り扱い時に発生する静電気によつて、差動接続
されたトランジスタが破壊することがある。 The differential amplifier circuit includes two transistors whose emitters are connected to each other, and a current source transistor whose collector is connected to the emitter connection point. Differential amplifier circuits are widely used as a means of extracting a large output signal from a small input signal voltage, but when this is implemented as a semiconductor integrated circuit, the bases of two differentially connected transistors receive the input signal. For this purpose, it is connected to an external terminal of the integrated circuit provided as an input terminal. For this reason,
Differentially connected transistors may be destroyed by static electricity generated during the handling of integrated circuits, such as during testing, mounting and assembly of devices, and the like.
本発明の目的は、ベースが入力端子に接続され
たトランジスタを静電気による破壊から保護した
半導体集積回路装置を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit device in which a transistor whose base is connected to an input terminal is protected from destruction due to static electricity.
本発明は、静電気破壊防止用の抵抗をベースが
入力端子に接続された第1のトランジスタのエミ
ツタとこのエミツタにコレクタが接続される第2
のトランジスタのコレクタとの間に設けたことを
特徴とする。 In the present invention, a resistor for preventing electrostatic damage is connected to the emitter of a first transistor whose base is connected to an input terminal, and to the emitter of a second transistor whose collector is connected to this emitter.
It is characterized in that it is provided between the collector of the transistor.
第1のトランジスタは差動型式に接続された一
対のトランジスタの一方を、第2のトランジスタ
は定電流源用トランジスタをそれぞれ構成するの
が好ましい。今、静電気による放電パスが、集積
回路装置に設けられた外部端子としての入力端子
と最低電位端子間に発生すると、集積回路化した
場合のデバイス構造の特徴として、最低電位端子
→第2のトランジスタのコレクタ→静電破壊防止
用抵抗→第1のトランジスタのエミツタ→同ベー
ス→入力端子の経路で電流が流れるが、本発明に
よる抵抗によつてその電流が制限されて第1のト
ランジスタの破壊を防止できる。 Preferably, the first transistor constitutes one of a pair of differentially connected transistors, and the second transistor constitutes a constant current source transistor. Now, when a discharge path due to static electricity occurs between the input terminal as an external terminal provided in an integrated circuit device and the lowest potential terminal, the characteristic of the device structure when integrated circuit is that the lowest potential terminal → the second transistor A current flows through the path from the collector of the transistor to the electrostatic damage prevention resistor to the emitter of the first transistor to the base of the first transistor to the input terminal, but the resistor of the present invention limits this current and prevents damage to the first transistor. It can be prevented.
以下、本発明の実施例を添付図面により詳細に
説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
第1図は本発明の実施例を示す等価回路図であ
り、差動増幅回路に適用した例である。トランジ
〓〓〓〓
スタ5および6は互いのエミツタが共通に接続さ
れて差動増幅回路を構成し、これらのベースは抵
抗3,4を介して入力端子1,2(これらは集積
回路の外部端子に導出されている)に接続されて
いる。それらのコレクタは負荷抵抗9,10を介
して正電源端子11に接続され、出力7,8が取
り出されている。トランジスタ13はトランジス
タ5,6による差動回路の定電流源トランジスタ
であり、抵抗14,18およびダイオード17で
定電流源を構成する。トランジスタ13のベース
はバイアス端16であり、そのエミツタは抵抗1
4を介して最低電位端子15に接続されている。 FIG. 1 is an equivalent circuit diagram showing an embodiment of the present invention, and is an example applied to a differential amplifier circuit. Transition〓〓〓〓
The emitters of stars 5 and 6 are commonly connected to form a differential amplifier circuit, and their bases are connected to input terminals 1 and 2 (which are led out to external terminals of the integrated circuit) through resistors 3 and 4. connected). Their collectors are connected to a positive power supply terminal 11 via load resistors 9 and 10, and outputs 7 and 8 are taken out. Transistor 13 is a constant current source transistor of a differential circuit including transistors 5 and 6, and resistors 14 and 18 and diode 17 constitute a constant current source. The base of the transistor 13 is the bias end 16, and its emitter is the resistor 1
4 to the lowest potential terminal 15.
トランジスタ13のコレクタとトランジスタ
5,6のエミツタ共通接続点との間に本発明によ
る静電破壊保護用の抵抗19が設けられている。 A resistor 19 for electrostatic damage protection according to the present invention is provided between the collector of the transistor 13 and the common connection point of the emitters of the transistors 5 and 6.
第1図に示した回路は同一の半導体基板上に形
成されて集積回路装置を構成し、したがつて、集
積回路化におけるデバイス構造の特徴から、静電
気による放電パスが入力端子1又は2と端子15
との間に生じると、トランジスタ13のコレクタ
→抵抗19→トランジスタ5又は6のエミツタ→
同ベース→抵抗3又は4→端子1又は2の経路で
電流が流れる。従つて、静電気による過電流は抵
抗19で制限され、耐圧が小さいトランジスタ5
又は6のベース・エミツタ接合の破壊が防止され
る。また、抵抗19に流れる電流とトランジスタ
13に流れる電流とは同じであるから、差動増幅
動作に何らの支障も与えない。 The circuit shown in FIG. 1 is formed on the same semiconductor substrate to constitute an integrated circuit device. Therefore, due to the characteristics of the device structure in integrated circuits, a discharge path due to static electricity is connected to the input terminal 1 or 2 and the terminal. 15
, collector of transistor 13 → resistor 19 → emitter of transistor 5 or 6 →
Current flows through the path of the base → resistor 3 or 4 → terminal 1 or 2. Therefore, overcurrent due to static electricity is limited by the resistor 19, and the transistor 5, which has a low breakdown voltage,
Otherwise, destruction of the base-emitter junction in No. 6 is prevented. Further, since the current flowing through the resistor 19 and the current flowing through the transistor 13 are the same, there is no problem with the differential amplification operation.
なお、第1図に示した抵抗3,4は入力端子
1,2から供給される入力信号を減衰させたり、
トランジスタ5,6の電流増幅率のバラツキや抵
抗3,4のバラツキによりオフセツト電圧を発生
したりするのが、静電破壊防止効果をより高め、
端子1−2間での放電に対しても保護するために
これらを設けている。これら抵抗3,4の抵抗値
は100〜300Ωと小さい値に設定されている。本願
発明による抵抗19の存在は、入力信号の減衰や
オフセツト電圧の発生を生じさせない。 Note that the resistors 3 and 4 shown in FIG. 1 attenuate the input signals supplied from the input terminals 1 and 2,
Generating an offset voltage due to variations in the current amplification factors of the transistors 5 and 6 and variations in the resistors 3 and 4 further enhances the electrostatic damage prevention effect.
These are provided to protect against discharge between terminals 1 and 2. The resistance values of these resistors 3 and 4 are set to a small value of 100 to 300Ω. The presence of resistor 19 according to the present invention does not cause attenuation of the input signal or the generation of offset voltages.
以上述べたように、本発明によれば、簡単な構
成で静電破環保護ができ信頼性の高い半導体集積
回路が提供される。 As described above, according to the present invention, a highly reliable semiconductor integrated circuit that can protect against electrostatic ring breakage with a simple configuration is provided.
第1図は本発明の一実施例を示す等価回路図で
ある。
1,2……入力端子、3,4,19……保護抵
抗、5,6,13……トランジスタ、7,8……
出力、9,10,14,18……抵抗、11……
電源端子、15……最低電位端子、16……バイ
アス端、17……ダイオード。
〓〓〓〓
FIG. 1 is an equivalent circuit diagram showing one embodiment of the present invention. 1, 2... Input terminal, 3, 4, 19... Protection resistor, 5, 6, 13... Transistor, 7, 8...
Output, 9, 10, 14, 18...Resistance, 11...
Power supply terminal, 15...lowest potential terminal, 16...bias terminal, 17...diode. 〓〓〓〓
Claims (1)
力端子にPN接合を介することなくベースが接続
された第1のトランジスタとこの第1のトランジ
スタのエミツタにコレクタが結合された第2のト
ランジスタとが同一の半導体基板上に構成された
半導体集積回路装置において、前記第1のトラン
ジスタのエミツタと前記第2のトランジスタのコ
レクタとの間に前記第1のトランジスタの静電破
壊防止用抵抗が設けられていることを特徴とする
半導体集積回路装置。1. A first transistor whose base is connected to an input terminal derived as an external terminal of an integrated circuit device without a PN junction and a second transistor whose collector is connected to the emitter of this first transistor are the same. In a semiconductor integrated circuit device configured on a semiconductor substrate, a resistor for preventing electrostatic damage of the first transistor is provided between an emitter of the first transistor and a collector of the second transistor. A semiconductor integrated circuit device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235822A JPS59210704A (en) | 1983-12-14 | 1983-12-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235822A JPS59210704A (en) | 1983-12-14 | 1983-12-14 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49118858A Division JPS5145985A (en) | 1974-10-16 | 1974-10-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210704A JPS59210704A (en) | 1984-11-29 |
| JPS628966B2 true JPS628966B2 (en) | 1987-02-25 |
Family
ID=16991767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235822A Granted JPS59210704A (en) | 1983-12-14 | 1983-12-14 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210704A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020194850A (en) * | 2019-05-27 | 2020-12-03 | イサハヤ電子株式会社 | Transistor with multipurpose resistor |
-
1983
- 1983-12-14 JP JP58235822A patent/JPS59210704A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59210704A (en) | 1984-11-29 |
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