JPS628966B2 - - Google Patents
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- Publication number
- JPS628966B2 JPS628966B2 JP58235822A JP23582283A JPS628966B2 JP S628966 B2 JPS628966 B2 JP S628966B2 JP 58235822 A JP58235822 A JP 58235822A JP 23582283 A JP23582283 A JP 23582283A JP S628966 B2 JPS628966 B2 JP S628966B2
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- JP
- Japan
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- transistor
- integrated circuit
- emitter
- resistor
- terminal
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に差動増幅回
路を構成するトランジスタのようにベースが入力
端子に結合された第１のトランジスタとこのトラ
ンジスタのエミツタにコレクタが接続された第２
のトランジスタとを有する半導体集積回路装置に
関する。
路を構成するトランジスタのようにベースが入力
端子に結合された第１のトランジスタとこのトラ
ンジスタのエミツタにコレクタが接続された第２
のトランジスタとを有する半導体集積回路装置に
関する。
差動増幅回路は、互いのエミツタが接続された
二つのトランジスタと、そのエミツタ接続点にコ
レクタが接続された電流源用のトランジスタとを
含む。差動増幅回路は微少な入力信号電圧から大
きな出力信号を取り出す手段として広く使用され
ているが、これを半導体集積回路化した場合、差
動接続された二つのトランジスタのベースは、入
力信号を受けるために、入力端子として設けられ
た集積回路の外部端子に接続される。このため、
集積回路の検査工程、装置へ実装組立工程等での
取り扱い時に発生する静電気によつて、差動接続
されたトランジスタが破壊することがある。
二つのトランジスタと、そのエミツタ接続点にコ
レクタが接続された電流源用のトランジスタとを
含む。差動増幅回路は微少な入力信号電圧から大
きな出力信号を取り出す手段として広く使用され
ているが、これを半導体集積回路化した場合、差
動接続された二つのトランジスタのベースは、入
力信号を受けるために、入力端子として設けられ
た集積回路の外部端子に接続される。このため、
集積回路の検査工程、装置へ実装組立工程等での
取り扱い時に発生する静電気によつて、差動接続
されたトランジスタが破壊することがある。
本発明の目的は、ベースが入力端子に接続され
たトランジスタを静電気による破壊から保護した
半導体集積回路装置を提供することにある。
たトランジスタを静電気による破壊から保護した
半導体集積回路装置を提供することにある。
本発明は、静電気破壊防止用の抵抗をベースが
入力端子に接続された第１のトランジスタのエミ
ツタとこのエミツタにコレクタが接続される第２
のトランジスタのコレクタとの間に設けたことを
特徴とする。
入力端子に接続された第１のトランジスタのエミ
ツタとこのエミツタにコレクタが接続される第２
のトランジスタのコレクタとの間に設けたことを
特徴とする。
第１のトランジスタは差動型式に接続された一
対のトランジスタの一方を、第２のトランジスタ
は定電流源用トランジスタをそれぞれ構成するの
が好ましい。今、静電気による放電パスが、集積
回路装置に設けられた外部端子としての入力端子
と最低電位端子間に発生すると、集積回路化した
場合のデバイス構造の特徴として、最低電位端子
→第２のトランジスタのコレクタ→静電破壊防止
用抵抗→第１のトランジスタのエミツタ→同ベー
ス→入力端子の経路で電流が流れるが、本発明に
よる抵抗によつてその電流が制限されて第１のト
ランジスタの破壊を防止できる。
対のトランジスタの一方を、第２のトランジスタ
は定電流源用トランジスタをそれぞれ構成するの
が好ましい。今、静電気による放電パスが、集積
回路装置に設けられた外部端子としての入力端子
と最低電位端子間に発生すると、集積回路化した
場合のデバイス構造の特徴として、最低電位端子
→第２のトランジスタのコレクタ→静電破壊防止
用抵抗→第１のトランジスタのエミツタ→同ベー
ス→入力端子の経路で電流が流れるが、本発明に
よる抵抗によつてその電流が制限されて第１のト
ランジスタの破壊を防止できる。
以下、本発明の実施例を添付図面により詳細に
説明する。
説明する。
第１図は本発明の実施例を示す等価回路図であ
り、差動増幅回路に適用した例である。トランジ
〓〓〓〓
スタ５および６は互いのエミツタが共通に接続さ
れて差動増幅回路を構成し、これらのベースは抵
抗３，４を介して入力端子１，２（これらは集積
回路の外部端子に導出されている）に接続されて
いる。それらのコレクタは負荷抵抗９，１０を介
して正電源端子１１に接続され、出力７，８が取
り出されている。トランジスタ１３はトランジス
タ５，６による差動回路の定電流源トランジスタ
であり、抵抗１４，１８およびダイオード１７で
定電流源を構成する。トランジスタ１３のベース
はバイアス端１６であり、そのエミツタは抵抗１
４を介して最低電位端子１５に接続されている。
り、差動増幅回路に適用した例である。トランジ
〓〓〓〓
スタ５および６は互いのエミツタが共通に接続さ
れて差動増幅回路を構成し、これらのベースは抵
抗３，４を介して入力端子１，２（これらは集積
回路の外部端子に導出されている）に接続されて
いる。それらのコレクタは負荷抵抗９，１０を介
して正電源端子１１に接続され、出力７，８が取
り出されている。トランジスタ１３はトランジス
タ５，６による差動回路の定電流源トランジスタ
であり、抵抗１４，１８およびダイオード１７で
定電流源を構成する。トランジスタ１３のベース
はバイアス端１６であり、そのエミツタは抵抗１
４を介して最低電位端子１５に接続されている。
トランジスタ１３のコレクタとトランジスタ
５，６のエミツタ共通接続点との間に本発明によ
る静電破壊保護用の抵抗１９が設けられている。
５，６のエミツタ共通接続点との間に本発明によ
る静電破壊保護用の抵抗１９が設けられている。
第１図に示した回路は同一の半導体基板上に形
成されて集積回路装置を構成し、したがつて、集
積回路化におけるデバイス構造の特徴から、静電
気による放電パスが入力端子１又は２と端子１５
との間に生じると、トランジスタ１３のコレクタ
→抵抗１９→トランジスタ５又は６のエミツタ→
同ベース→抵抗３又は４→端子１又は２の経路で
電流が流れる。従つて、静電気による過電流は抵
抗１９で制限され、耐圧が小さいトランジスタ５
又は６のベース・エミツタ接合の破壊が防止され
る。また、抵抗１９に流れる電流とトランジスタ
１３に流れる電流とは同じであるから、差動増幅
動作に何らの支障も与えない。
成されて集積回路装置を構成し、したがつて、集
積回路化におけるデバイス構造の特徴から、静電
気による放電パスが入力端子１又は２と端子１５
との間に生じると、トランジスタ１３のコレクタ
→抵抗１９→トランジスタ５又は６のエミツタ→
同ベース→抵抗３又は４→端子１又は２の経路で
電流が流れる。従つて、静電気による過電流は抵
抗１９で制限され、耐圧が小さいトランジスタ５
又は６のベース・エミツタ接合の破壊が防止され
る。また、抵抗１９に流れる電流とトランジスタ
１３に流れる電流とは同じであるから、差動増幅
動作に何らの支障も与えない。
なお、第１図に示した抵抗３，４は入力端子
１，２から供給される入力信号を減衰させたり、
トランジスタ５，６の電流増幅率のバラツキや抵
抗３，４のバラツキによりオフセツト電圧を発生
したりするのが、静電破壊防止効果をより高め、
端子１−２間での放電に対しても保護するために
これらを設けている。これら抵抗３，４の抵抗値
は100〜300Ωと小さい値に設定されている。本願
発明による抵抗１９の存在は、入力信号の減衰や
オフセツト電圧の発生を生じさせない。
１，２から供給される入力信号を減衰させたり、
トランジスタ５，６の電流増幅率のバラツキや抵
抗３，４のバラツキによりオフセツト電圧を発生
したりするのが、静電破壊防止効果をより高め、
端子１−２間での放電に対しても保護するために
これらを設けている。これら抵抗３，４の抵抗値
は100〜300Ωと小さい値に設定されている。本願
発明による抵抗１９の存在は、入力信号の減衰や
オフセツト電圧の発生を生じさせない。
以上述べたように、本発明によれば、簡単な構
成で静電破環保護ができ信頼性の高い半導体集積
回路が提供される。
成で静電破環保護ができ信頼性の高い半導体集積
回路が提供される。
第１図は本発明の一実施例を示す等価回路図で
ある。 １，２……入力端子、３，４，１９……保護抵
抗、５，６，１３……トランジスタ、７，８……
出力、９，１０，１４，１８……抵抗、１１……
電源端子、１５……最低電位端子、１６……バイ
アス端、１７……ダイオード。 〓〓〓〓
ある。 １，２……入力端子、３，４，１９……保護抵
抗、５，６，１３……トランジスタ、７，８……
出力、９，１０，１４，１８……抵抗、１１……
電源端子、１５……最低電位端子、１６……バイ
アス端、１７……ダイオード。 〓〓〓〓
Claims (1)
- １ 集積回路装置の外部端子として導出された入
力端子にPN接合を介することなくベースが接続
された第１のトランジスタとこの第１のトランジ
スタのエミツタにコレクタが結合された第２のト
ランジスタとが同一の半導体基板上に構成された
半導体集積回路装置において、前記第１のトラン
ジスタのエミツタと前記第２のトランジスタのコ
レクタとの間に前記第１のトランジスタの静電破
壊防止用抵抗が設けられていることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235822A JPS59210704A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235822A JPS59210704A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49118858A Division JPS5145985A (ja) | 1974-10-16 | 1974-10-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210704A JPS59210704A (ja) | 1984-11-29 |
| JPS628966B2 true JPS628966B2 (ja) | 1987-02-25 |
Family
ID=16991767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235822A Granted JPS59210704A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210704A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020194850A (ja) * | 2019-05-27 | 2020-12-03 | イサハヤ電子株式会社 | 多用途抵抗付きトランジスタ |
-
1983
- 1983-12-14 JP JP58235822A patent/JPS59210704A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59210704A (ja) | 1984-11-29 |
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