JPS6310900B2 - - Google Patents
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- Publication number
- JPS6310900B2 JPS6310900B2 JP55044604A JP4460480A JPS6310900B2 JP S6310900 B2 JPS6310900 B2 JP S6310900B2 JP 55044604 A JP55044604 A JP 55044604A JP 4460480 A JP4460480 A JP 4460480A JP S6310900 B2 JPS6310900 B2 JP S6310900B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- channel stopper
- electric field
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明はプレーナ構造の半導体装置、特に、チ
ヤンネルストツパによる高耐圧化に関するもので
ある。
ヤンネルストツパによる高耐圧化に関するもので
ある。
プレーナ構造の半導体装置の一例は第１図に示
すように、ｎ形半導体基板１１にｐ形ドーパント
により形成したｐ形領域１２、ｎ形ドーパントに
より形成したn++形チヤネル（Channel）ストツ
パ１３、絶縁膜としての酸化膜１４、酸化膜１４
上に存在するAl配線１５からなる。図にはｎ形
半導体基板１１、ｐ形領域１２からなるpn接合
のみ記した。
すように、ｎ形半導体基板１１にｐ形ドーパント
により形成したｐ形領域１２、ｎ形ドーパントに
より形成したn++形チヤネル（Channel）ストツ
パ１３、絶縁膜としての酸化膜１４、酸化膜１４
上に存在するAl配線１５からなる。図にはｎ形
半導体基板１１、ｐ形領域１２からなるpn接合
のみ記した。
この様な半導体装置では図示の如く電圧がかか
ると配線１５の電界効果によりチヤネル１６が発
生し、ｐ形領域１２と図示していない他の領域が
電気的に結がつたり、電位の影響を受けやすくな
り高耐圧が得られなかつた。そこで、このチヤネ
ルを止めるためｎ形半導体基板１１より不純物濃
度の高いn++形領域（例えば表面濃度で
1018atoms／cm3）１３を拡散により形成しチヤネ
ルストツパとしていた。これによりｐ形領域１２
側より伸びてきた空乏層（図の点線で囲まれた領
域）はn++形チヤネルストツパ１３内で止められ
図のn++形チヤネルストツパ１３より右側には伸
びない。尚、ｐ形領域１２内でより、ｎ形半導体
基板１１中で空乏層が伸びているのは、ｐ形領域
１２よりｎ形半導体基板１１の方が不純物濃度が
低いことによる。この方法ではチヤネルは止めら
れるが、電界はn++形チヤネルストツパ１３内で
集中する。第２図は上記構造の表面の横方向電界
強度分布を示す。n++形チヤネルストツパ１３内
で急激に電界強度が大きくなるため比較的低い電
圧でなだれ降伏し、高耐圧化の妨げとなつてい
た。
ると配線１５の電界効果によりチヤネル１６が発
生し、ｐ形領域１２と図示していない他の領域が
電気的に結がつたり、電位の影響を受けやすくな
り高耐圧が得られなかつた。そこで、このチヤネ
ルを止めるためｎ形半導体基板１１より不純物濃
度の高いn++形領域（例えば表面濃度で
1018atoms／cm3）１３を拡散により形成しチヤネ
ルストツパとしていた。これによりｐ形領域１２
側より伸びてきた空乏層（図の点線で囲まれた領
域）はn++形チヤネルストツパ１３内で止められ
図のn++形チヤネルストツパ１３より右側には伸
びない。尚、ｐ形領域１２内でより、ｎ形半導体
基板１１中で空乏層が伸びているのは、ｐ形領域
１２よりｎ形半導体基板１１の方が不純物濃度が
低いことによる。この方法ではチヤネルは止めら
れるが、電界はn++形チヤネルストツパ１３内で
集中する。第２図は上記構造の表面の横方向電界
強度分布を示す。n++形チヤネルストツパ１３内
で急激に電界強度が大きくなるため比較的低い電
圧でなだれ降伏し、高耐圧化の妨げとなつてい
た。
前記欠点を改善するには配線１５による電界効
果の影響を無視できる程度に酸化膜１４を厚くす
れば良い。しかし、そのためには3.5〜4.0μmの厚
さを必要とし、製造方法に難がある。
果の影響を無視できる程度に酸化膜１４を厚くす
れば良い。しかし、そのためには3.5〜4.0μmの厚
さを必要とし、製造方法に難がある。
また、酸化膜１４は薄く、n++形チヤネルスト
ツパ１３の不純物濃度を低くすると電界は緩和で
きるがチヤネルを止めることはできず前述の問題
を改善できない。
ツパ１３の不純物濃度を低くすると電界は緩和で
きるがチヤネルを止めることはできず前述の問題
を改善できない。
それゆえ、本発明の目的は、製造上の困難性を
生ずることなく、高耐圧化が図れる半導体装置を
提供するにある。
生ずることなく、高耐圧化が図れる半導体装置を
提供するにある。
本発明の特徴とするところはpn接合とチヤネ
ルストツパの間にチヤネルストツパと同じ導電形
でチヤネルストツパの不純物濃度より低い不純物
濃度の電界緩和領域を少くとも１個設け、該領域
で電界を緩和するとともにチヤネルストツパにお
いては電界を集中させることなくチヤネルを確実
にストツプさせることにある。
ルストツパの間にチヤネルストツパと同じ導電形
でチヤネルストツパの不純物濃度より低い不純物
濃度の電界緩和領域を少くとも１個設け、該領域
で電界を緩和するとともにチヤネルストツパにお
いては電界を集中させることなくチヤネルを確実
にストツプさせることにある。
第３図は本発明の一実施例を示しており、誘電
体絶縁分離基板を用いた半導体集積回路に適用し
た例である。
体絶縁分離基板を用いた半導体集積回路に適用し
た例である。
図において、半導体集積回路２０は、ｎ形半導
体基板２１を酸化膜をマスクとし、アルカリ系エ
ツチヤントにより逆Ｖ字形の溝２２を形成し、ヒ
素、アンチモン、リン等の拡散またはイオン打込
みによりn++形チヤネルストツパ２３を形成し、
次いで誘電体分離用酸化膜２４を形成し、多結晶
シリコン２５を気相成長法により形成し、図の上
面より研摩し、然る後電界緩和用n+領域２６、
酸化膜２７、ｐ形領域２８、アルミニウム配線２
９を設けたものである。
体基板２１を酸化膜をマスクとし、アルカリ系エ
ツチヤントにより逆Ｖ字形の溝２２を形成し、ヒ
素、アンチモン、リン等の拡散またはイオン打込
みによりn++形チヤネルストツパ２３を形成し、
次いで誘電体分離用酸化膜２４を形成し、多結晶
シリコン２５を気相成長法により形成し、図の上
面より研摩し、然る後電界緩和用n+領域２６、
酸化膜２７、ｐ形領域２８、アルミニウム配線２
９を設けたものである。
ｎ形半導体基板２１の不純物濃度は
1014atoms／cm3程度であり、電界緩和用n+領域の
表面不純物濃度は1016atoms／cm3程度、そして
n++形チヤネルストツパは酸化膜２４と接する面
で表面不純物濃度が1018atoms／cm3程度である。
1014atoms／cm3程度であり、電界緩和用n+領域の
表面不純物濃度は1016atoms／cm3程度、そして
n++形チヤネルストツパは酸化膜２４と接する面
で表面不純物濃度が1018atoms／cm3程度である。
第４図は第３図の半導体集積回路２０の電界緩
和用n+領域付近の横方向の表面不純物濃度を示
し横軸におけるａ〜ｄは第３図の位置ａ〜ｄに相
当する。
和用n+領域付近の横方向の表面不純物濃度を示
し横軸におけるａ〜ｄは第３図の位置ａ〜ｄに相
当する。
第３図において、ｎ形半導体基板２１に配線２
９に対して正電位となる電圧を印加すると、点線
で囲んだ領域に空乏層が形成される。空乏層はｐ
形領域２８とn+領域２６がｎ形半導体基板２１
を介して離れており、該基板２１の不純物濃度が
n+領域２６より低いので配線２９の電界効果に
より横方向に拡がる。n+領域２６内では第４図
に示すように不純物濃度に勾配があるため、この
領域内で電界が強くなる。しかし、不純物濃度
が、あまり高くないので、この領域２６内では止
まらず、不純物濃度が高いn++形チヤネルストツ
パ２３内で止まる。n+領域２６で電界が一旦強
くなつているので、n++形チヤネルストツパ２３
内では、電界は、さほど集中せず、なだれ降伏は
起りにくい。
９に対して正電位となる電圧を印加すると、点線
で囲んだ領域に空乏層が形成される。空乏層はｐ
形領域２８とn+領域２６がｎ形半導体基板２１
を介して離れており、該基板２１の不純物濃度が
n+領域２６より低いので配線２９の電界効果に
より横方向に拡がる。n+領域２６内では第４図
に示すように不純物濃度に勾配があるため、この
領域内で電界が強くなる。しかし、不純物濃度
が、あまり高くないので、この領域２６内では止
まらず、不純物濃度が高いn++形チヤネルストツ
パ２３内で止まる。n+領域２６で電界が一旦強
くなつているので、n++形チヤネルストツパ２３
内では、電界は、さほど集中せず、なだれ降伏は
起りにくい。
第５図は第１図と第３図における酸化膜１４，
２７の厚さを3μmとした時の耐圧を示している。
２７の厚さを3μmとした時の耐圧を示している。
第５図に示すように本発明によれば酸化膜を厚
くすることなく約80Vの耐圧向上が確認できた。
くすることなく約80Vの耐圧向上が確認できた。
第６図は第３図の上面図であり、酸化膜２７は
省略されている。電界緩和用n+領域２６は、配
線２６の直下にあればよいことを示している。
省略されている。電界緩和用n+領域２６は、配
線２６の直下にあればよいことを示している。
第７図は本発明の他の実施例を示している。
第３図に示した実施例と異なる点は電界緩和用
n+領域２６が、n++形チヤネルストツパ２３から
分離独立していることである。
n+領域２６が、n++形チヤネルストツパ２３から
分離独立していることである。
第８図は本発明の更に他の実施例を示してい
る。
る。
この実施例は、ダイオードの例である。
ｎ形半導体基板３１の中央に拡散によりｐ形領
域３２が形成され、その周囲に電界緩和用n+領
域３３、n++形チヤネルストツパ３４が拡散によ
り環状に形成されている。半導体基板３１の上側
主表面には半導体酸化膜３５が形成され、ｐ形領
域３２は酸化膜３５に設けた開孔を通して電極膜
３６がオーミツクコンタクトされ、また下側主表
面全面にも電極膜３７がオーミツクコンタクトさ
れている。電極膜３６はｐ形領域３２にだけでな
く、酸化膜３５の全面上にも形成されている。
域３２が形成され、その周囲に電界緩和用n+領
域３３、n++形チヤネルストツパ３４が拡散によ
り環状に形成されている。半導体基板３１の上側
主表面には半導体酸化膜３５が形成され、ｐ形領
域３２は酸化膜３５に設けた開孔を通して電極膜
３６がオーミツクコンタクトされ、また下側主表
面全面にも電極膜３７がオーミツクコンタクトさ
れている。電極膜３６はｐ形領域３２にだけでな
く、酸化膜３５の全面上にも形成されている。
このようなダイオード構造は大面積半導体薄板
から複数個のダイオードペレツトを同時に得る場
合に好適である。
から複数個のダイオードペレツトを同時に得る場
合に好適である。
第７図、第８図の実施例においても、第３図に
示した実施例と同様な効果が得られた。
示した実施例と同様な効果が得られた。
上記実施例では、１つの電界緩和用領域のみが
示されているが、２つ以上あつてもよい。
示されているが、２つ以上あつてもよい。
また、ｎ形領域にチヤネルストツパと電界緩和
用領域が設けられているがｐ形領域に設けられて
もよい。この場合、チヤネルストツパ、電界緩和
用領域はｐ形である。
用領域が設けられているがｐ形領域に設けられて
もよい。この場合、チヤネルストツパ、電界緩和
用領域はｐ形である。
更に、本発明はダイオード、トランジスタ、サ
イリスタなど各種の半導体装置に適用できる。
イリスタなど各種の半導体装置に適用できる。
第１図は従来の半導体装置の概略的断面図、第
２図は第１図に示す半導体装置の電界強度を示す
図、第３図は本発明の一実施例を示す半導体集積
回路の部分的断面図、第４図は第３図に示す半導
体集積回路の表面不純物濃度を示す図、第５図は
第１図および第３図に示す半導体装置の耐圧を示
す図、第６図は第３図に示す半導体集積回路の上
面図、第７図および第８図はそれぞれ本発明の他
の実施例を示す概略的断面図である。 ２１…ｎ形半導体基板、２３…n++形チヤネル
ストツパ、２６…電界緩和用n+領域、２７…酸
化膜（絶縁膜）、２８…ｐ形領域、２９…配線。
２図は第１図に示す半導体装置の電界強度を示す
図、第３図は本発明の一実施例を示す半導体集積
回路の部分的断面図、第４図は第３図に示す半導
体集積回路の表面不純物濃度を示す図、第５図は
第１図および第３図に示す半導体装置の耐圧を示
す図、第６図は第３図に示す半導体集積回路の上
面図、第７図および第８図はそれぞれ本発明の他
の実施例を示す概略的断面図である。 ２１…ｎ形半導体基板、２３…n++形チヤネル
ストツパ、２６…電界緩和用n+領域、２７…酸
化膜（絶縁膜）、２８…ｐ形領域、２９…配線。
Claims (1)
- 【特許請求の範囲】 １ １つのpn接合が半導体基板の一主表面に露
出し、上記pn接合を形成しているｐ型もしくｎ
型の一領域にオーミツクコンタクトしている電極
が、上記一主表面上に絶縁膜を介してオーミツク
コンタクトしていない他の領域上に存在する半導
体装置において、上記一主表面の電極膜下に上記
pn接合から離れてチヤンネルストツパが形成さ
れ、かつ、このチヤンネルストツパとpn接合の
間にチヤンネルストツパと同一導電型でチヤンネ
ルストツパより不純物濃度が低く上記他の領域よ
りは不純物濃度が高い少くとも一つの電界緩和領
域が上記pn接合から離れて形成されている半導
体装置。 ２ 特許請求の範囲第１項記載の半導体装置にお
いて、チヤンネルストツパと前記電界緩和領域は
隣接している半導体装置。 ３ 特許請求の範囲第１項記載の半導体装置にお
いて、チヤンネルストツパと前記電界緩和領域は
分離している半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4460480A JPS56142649A (en) | 1980-04-07 | 1980-04-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4460480A JPS56142649A (en) | 1980-04-07 | 1980-04-07 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56142649A JPS56142649A (en) | 1981-11-07 |
| JPS6310900B2 true JPS6310900B2 (ja) | 1988-03-10 |
Family
ID=12696045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4460480A Granted JPS56142649A (en) | 1980-04-07 | 1980-04-07 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56142649A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151573A (ja) * | 1992-11-06 | 1994-05-31 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947471B2 (ja) * | 1974-12-03 | 1984-11-19 | 日本電気株式会社 | 絶縁ゲ−ト型電界効果半導体装置の製造方法 |
-
1980
- 1980-04-07 JP JP4460480A patent/JPS56142649A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56142649A (en) | 1981-11-07 |
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