JPS6314871B2 - - Google Patents
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- JPS6314871B2 JPS6314871B2 JP57230091A JP23009182A JPS6314871B2 JP S6314871 B2 JPS6314871 B2 JP S6314871B2 JP 57230091 A JP57230091 A JP 57230091A JP 23009182 A JP23009182 A JP 23009182A JP S6314871 B2 JPS6314871 B2 JP S6314871B2
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- JP
- Japan
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- implantation
- approximately
- dose
- gaas substrate
- conductivity
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特にガ
リウム・砒素（GaAs）集積回路装置における抵
抗素子の形成方法に関する。
リウム・砒素（GaAs）集積回路装置における抵
抗素子の形成方法に関する。
(b) 従来技術と問題点
超高速デイジタル回路或いは超高周波信号処理
の実現のため、シリコン（Si）より易動度が数倍
大きいGaAsを用いた集積回路装置の実用化が進
められている。
の実現のため、シリコン（Si）より易動度が数倍
大きいGaAsを用いた集積回路装置の実用化が進
められている。
かかる超高速或いは超高波用GaAs半導体装置
は、GaAs結晶基板表面のごく浅い表層部にトラ
ンジスタや抵抗素子が形成される。ところが
GaAs基板の表層部は、GaAs基板内の残留不純
物等の影響及び基板表面に保護膜を形成するに伴
つて生じた表面準位によつて引き起された表面空
乏層の影響を強く受ける。抵抗素子は半絶縁性
GaAs基板表面に通常ｎ型不純物のシリコン
（Si）イオン等を注入して形成するが、これの抵
抗値制御は上述の問題があるため必ずしも容易と
は言えない。
は、GaAs結晶基板表面のごく浅い表層部にトラ
ンジスタや抵抗素子が形成される。ところが
GaAs基板の表層部は、GaAs基板内の残留不純
物等の影響及び基板表面に保護膜を形成するに伴
つて生じた表面準位によつて引き起された表面空
乏層の影響を強く受ける。抵抗素子は半絶縁性
GaAs基板表面に通常ｎ型不純物のシリコン
（Si）イオン等を注入して形成するが、これの抵
抗値制御は上述の問題があるため必ずしも容易と
は言えない。
第１図は従来のGaAs半導体装置の製造方法を
製造工程の順に示す要部断面図である。以下同図
を参照しながら上述の問題点を説明する。
製造工程の順に示す要部断面図である。以下同図
を参照しながら上述の問題点を説明する。
同図ａにおいて、１は半絶縁性GaAs基板、２
は第１のフオトレジスト膜である。上記GaAs基
板１はクローム（Cr）を凡そ0.1〔ppm〕の濃度に
ドープして半絶縁性基板としたものを用いる。こ
のGaAs基板１に第１のフオトレジスト膜２をマ
スクとして、注入エネルギ凡そ60〔KeV〕，ドー
ズ量約0.8〔cm-2〕でシリコン（Si）イオンを選択
的に注入する。３はSiイオン注入領域を示す。
は第１のフオトレジスト膜である。上記GaAs基
板１はクローム（Cr）を凡そ0.1〔ppm〕の濃度に
ドープして半絶縁性基板としたものを用いる。こ
のGaAs基板１に第１のフオトレジスト膜２をマ
スクとして、注入エネルギ凡そ60〔KeV〕，ドー
ズ量約0.8〔cm-2〕でシリコン（Si）イオンを選択
的に注入する。３はSiイオン注入領域を示す。
次いで同図ｂに見られる如く、上記第１のフオ
トレジスト膜２に変えて第２のフオトレジスト膜
４を形成し、これをマスクとして再びSiイオンの
注入を行う。本工程においては、注入エネルギ凡
そ120〔KeV〕，ドーズ量は凡そ３×1012〔cm-2〕と
する。５は本工程におけるSiイオン注入領域を示
す。
トレジスト膜２に変えて第２のフオトレジスト膜
４を形成し、これをマスクとして再びSiイオンの
注入を行う。本工程においては、注入エネルギ凡
そ120〔KeV〕，ドーズ量は凡そ３×1012〔cm-2〕と
する。５は本工程におけるSiイオン注入領域を示
す。
次いで同図ｃに示すように、Siイオン注入領域
３表面にタングステン・シリサイド（WSi）より
なるシヨツトキゲート電極６を形成し、更に上記
Siイオン注入領域３及び５部と開口部とする二酸
化シリコン（SiO2）膜７を形成し、これと前記
シヨツトキゲート電極６とをマスクとして再度Si
イオン注入を行う。本工程においては、注入エネ
ルギを凡そ200〔KeV〕、ドーズ量凡そ２×1013〔cm
-2〕とする。８は本工程におけるSiイオン注入領
域である。
３表面にタングステン・シリサイド（WSi）より
なるシヨツトキゲート電極６を形成し、更に上記
Siイオン注入領域３及び５部と開口部とする二酸
化シリコン（SiO2）膜７を形成し、これと前記
シヨツトキゲート電極６とをマスクとして再度Si
イオン注入を行う。本工程においては、注入エネ
ルギを凡そ200〔KeV〕、ドーズ量凡そ２×1013〔cm
-2〕とする。８は本工程におけるSiイオン注入領
域である。
次いで同図ｄに示す如く、上記SiO2膜７を除
去し、窒化アルミニウム（AlN）膜（図示せず）
を形成し、これを保護膜として凡そ800〔℃〕お温
度で約15分間の加熱処理を行い、上記Siイオン注
入領域３，５，及び８内に注入されたSiイオンを
活性化して、n+型のソース及びドレイン領域９，
９′、ｎ型の活性層１０、n+型のコンタクト領域
１１、ｎ型の抵抗層１２を形成する。
去し、窒化アルミニウム（AlN）膜（図示せず）
を形成し、これを保護膜として凡そ800〔℃〕お温
度で約15分間の加熱処理を行い、上記Siイオン注
入領域３，５，及び８内に注入されたSiイオンを
活性化して、n+型のソース及びドレイン領域９，
９′、ｎ型の活性層１０、n+型のコンタクト領域
１１、ｎ型の抵抗層１２を形成する。
次いで上記AlN膜を除去した後、ｎ型GaAs結
晶に対してオーミツク接触を形成する金・ゲルマ
ニウム―金（AuGe―Au）よりなるソース，ド
レイン電極１３，１３′及び抵抗の端子電極１４，
１４′をリフトオフ法により形成する。さらに上
記各電極上を含むGaAs基板１全面に層間絶縁膜
として例えばSiO2膜１５を被着せしめ、これを
選択的に除去してコンタクト窓を開口し、該コン
タクト窓内にて上記各電極に接続するチタン―金
（Ti―Au）よりなる上部配線電極１６を選択的
に形成する。
晶に対してオーミツク接触を形成する金・ゲルマ
ニウム―金（AuGe―Au）よりなるソース，ド
レイン電極１３，１３′及び抵抗の端子電極１４，
１４′をリフトオフ法により形成する。さらに上
記各電極上を含むGaAs基板１全面に層間絶縁膜
として例えばSiO2膜１５を被着せしめ、これを
選択的に除去してコンタクト窓を開口し、該コン
タクト窓内にて上記各電極に接続するチタン―金
（Ti―Au）よりなる上部配線電極１６を選択的
に形成する。
以上のような方法によりGaAs集積回路装置は
作成されるが、上記従来の製造方法は前述した如
く抵抗層１２の制御性が十分ではなかつた。第２
図に上記従来工程により120〔KeV〕のエネルギ
でSiイオンを注入して形成した抵抗層１２の抵抗
率と、ドーズ量の関係を示す。同図の横軸はドー
ズ量〔×1012cm-2〕を、また縦軸は左側がシート
導電率〔KΩ□-1〕，右側がシート抵抗率
〔KΩ□〕を示す。
作成されるが、上記従来の製造方法は前述した如
く抵抗層１２の制御性が十分ではなかつた。第２
図に上記従来工程により120〔KeV〕のエネルギ
でSiイオンを注入して形成した抵抗層１２の抵抗
率と、ドーズ量の関係を示す。同図の横軸はドー
ズ量〔×1012cm-2〕を、また縦軸は左側がシート
導電率〔KΩ□-1〕，右側がシート抵抗率
〔KΩ□〕を示す。
抵抗層１２の導電率は本来ならばドーズ量に比
例し、従つて両者の関係は第２図の原点を通る直
線で示されるべきものである。しかしながら実際
には同図の実線Ａに見られる如く、両者の関係を
示す直線の延長線は原点をはずれ、抵抗率はドー
ズ量が少ない場合には理論値よりもはるかに高い
値となる。これはGaAs基板内の残留不純物等の
影響により、低ドーズ注入時には見掛け上の不活
性化が起こつていること、及び前記第１図ｄに示
したSiO2膜１５とGaAs基板１との界面に生じた
表面準位によつて表面空乏層が形成されることに
起因するものである。
例し、従つて両者の関係は第２図の原点を通る直
線で示されるべきものである。しかしながら実際
には同図の実線Ａに見られる如く、両者の関係を
示す直線の延長線は原点をはずれ、抵抗率はドー
ズ量が少ない場合には理論値よりもはるかに高い
値となる。これはGaAs基板内の残留不純物等の
影響により、低ドーズ注入時には見掛け上の不活
性化が起こつていること、及び前記第１図ｄに示
したSiO2膜１５とGaAs基板１との界面に生じた
表面準位によつて表面空乏層が形成されることに
起因するものである。
このような理由により導電率は低ドーズ注入時
に非直線的となり、ある閾値を越えて始めて導電
性を示す〔実線Ａ〕ことになる。また導電率とド
ーズ量とが直線関係からはずれる場合〔一点鎖線
Ｂ〕もあり、更に製造ロツトが異なると、比例定
数が異なる（実線ＡとＣ〕場合も生じる。
に非直線的となり、ある閾値を越えて始めて導電
性を示す〔実線Ａ〕ことになる。また導電率とド
ーズ量とが直線関係からはずれる場合〔一点鎖線
Ｂ〕もあり、更に製造ロツトが異なると、比例定
数が異なる（実線ＡとＣ〕場合も生じる。
このように従来の製造方法においては、抵抗層
１２は抵抗率の制御性、再現性が悪く、このため
所望の電気的特性を有するGaAs集積回路装置を
製作することは必ずしも容易とは言えなかつた。
１２は抵抗率の制御性、再現性が悪く、このため
所望の電気的特性を有するGaAs集積回路装置を
製作することは必ずしも容易とは言えなかつた。
(c) 発明の目的
本発明の目的は上記問題点を解消して、半絶縁
性GaAs基板に所望の抵抗素子を安定且つ容易に
形成し得る半導体装置の製造方法を提供すること
にある。
性GaAs基板に所望の抵抗素子を安定且つ容易に
形成し得る半導体装置の製造方法を提供すること
にある。
(d) 発明の構成
本発明の特徴は、半絶縁性ガリウム・砒素基板
の所望の領域に、当該ガリウム・砒素基板の表面
から凡そ0.05〔μm〕以下の深さに濃度分布のピー
クが位置する如く、シリコン・イオンを0.5〜1.0
×1012〔cm-2〕のドーズ量で注入する工程と、前
記所望の領域に当該ガリウム・砒素基板の表面か
ら凡そ0.05〔μm〕以上の深さに濃度分布のピーク
が位置する如く所定のｎ型不純物イオンを注入す
る工程と、前記注入されたイオンを活性化する工
程とを有する抵抗素子の形成工程を含むことにあ
る。
の所望の領域に、当該ガリウム・砒素基板の表面
から凡そ0.05〔μm〕以下の深さに濃度分布のピー
クが位置する如く、シリコン・イオンを0.5〜1.0
×1012〔cm-2〕のドーズ量で注入する工程と、前
記所望の領域に当該ガリウム・砒素基板の表面か
ら凡そ0.05〔μm〕以上の深さに濃度分布のピーク
が位置する如く所定のｎ型不純物イオンを注入す
る工程と、前記注入されたイオンを活性化する工
程とを有する抵抗素子の形成工程を含むことにあ
る。
(e) 発明の実施列
本発明は上記従来の問題点がGaAs基板表面の
影響に起因することに鑑み、この表面の影響を
種々検討の結果なされたもので、GaAs基板表面
の影響を極力減殺すること、及び表面の影響の及
ばない領域に導電層を形成することにより、
GaAs基板上に抵抗素子を、良好な再現性及び制
御性をもつて形成し得るようにしたものである。
影響に起因することに鑑み、この表面の影響を
種々検討の結果なされたもので、GaAs基板表面
の影響を極力減殺すること、及び表面の影響の及
ばない領域に導電層を形成することにより、
GaAs基板上に抵抗素子を、良好な再現性及び制
御性をもつて形成し得るようにしたものである。
以下本発明の一実施列を上述の検討結果ととも
に、図面を参照しながら説明する。
に、図面を参照しながら説明する。
第３図は導電層形成のためのイオン注入を行う
際の、注入エネルギ（即ち導電層の形成深さ）と
得られた導電層の導電率のバラツキとの関係を示
す図である。同図の横軸は注入エネルギ〔KeV〕
を、縦軸は導電率のバラツキで、導電率の平均値
ｘに対する標準偏差σとの比をもつて示す。なお
同図の試料のイオン注入は、GaAs基板表面が露
出した状態で行なつた。また注入するイオン種は
Siを用い、ドーズ量は凡そ３×1012〔cm-2〕で行
なつた。
際の、注入エネルギ（即ち導電層の形成深さ）と
得られた導電層の導電率のバラツキとの関係を示
す図である。同図の横軸は注入エネルギ〔KeV〕
を、縦軸は導電率のバラツキで、導電率の平均値
ｘに対する標準偏差σとの比をもつて示す。なお
同図の試料のイオン注入は、GaAs基板表面が露
出した状態で行なつた。また注入するイオン種は
Siを用い、ドーズ量は凡そ３×1012〔cm-2〕で行
なつた。
同図に示されるように注入エネルギが凡そ100
〔KeV〕以上となると、バラツキはほぼ〔％〕以
下となる。これは注入されたイオン濃度分布のピ
ーク位置Rpを、GaAs基板表面から凡そ0.1〔μm〕
以上とする必要があることを示す。これは逆に見
れば表面の影響の及ぶ深さは、凡そ0.1〔μm〕以
下であることを示唆する。
〔KeV〕以上となると、バラツキはほぼ〔％〕以
下となる。これは注入されたイオン濃度分布のピ
ーク位置Rpを、GaAs基板表面から凡そ0.1〔μm〕
以上とする必要があることを示す。これは逆に見
れば表面の影響の及ぶ深さは、凡そ0.1〔μm〕以
下であることを示唆する。
第４図はGaAs基板表面の影響を減殺するた
め、GaAs基板表面に予め浅くSiイオンを注入
（以下これを基底注入と称する）しておき、これ
に更に深くSiを注入（導電率制御のための注入と
いう意味から以下これを制御注入と称する）した
場合の効果を示す図である。同図の横軸は凡そ
120〔KeV〕のエネルギにより上記制御注入を行
なつたときのドーズ量を、縦軸は得られた導電層
のシート導電率〔KΩ□-1〕を示す。
め、GaAs基板表面に予め浅くSiイオンを注入
（以下これを基底注入と称する）しておき、これ
に更に深くSiを注入（導電率制御のための注入と
いう意味から以下これを制御注入と称する）した
場合の効果を示す図である。同図の横軸は凡そ
120〔KeV〕のエネルギにより上記制御注入を行
なつたときのドーズ量を、縦軸は得られた導電層
のシート導電率〔KΩ□-1〕を示す。
上記基底注入として、前記第３図の結果から凡
そ0.1〔μm〕の深さにわたつてSiイオンを注入す
るため、Rpが凡そ0.05〔μm〕の深さとなる注入
エネルギ、即ち凡そ60〔KeV〕により、ドーズ量
凡そ0.8×10〔cm-2〕の注入を行なつた。この試料
に凡そ120〔KeV〕の注入エネルギにより制御注
入を行つたところ、同図に示すように得られた導
電層のシーナ導電率と制御注入のドーズ量との関
係は、ほぼ原点を通る直線関係となつた。
そ0.1〔μm〕の深さにわたつてSiイオンを注入す
るため、Rpが凡そ0.05〔μm〕の深さとなる注入
エネルギ、即ち凡そ60〔KeV〕により、ドーズ量
凡そ0.8×10〔cm-2〕の注入を行なつた。この試料
に凡そ120〔KeV〕の注入エネルギにより制御注
入を行つたところ、同図に示すように得られた導
電層のシーナ導電率と制御注入のドーズ量との関
係は、ほぼ原点を通る直線関係となつた。
このことは、GaAs基板表面に適当な基底注入
を行うことにより、表面の影響はほぼ吸収される
こと、及びこの状態で更に深い位置に制御注入を
行なつて導電層を形成すれば、この導電層の導電
率は制御注入のみに決定し得ることを示唆してい
る。
を行うことにより、表面の影響はほぼ吸収される
こと、及びこの状態で更に深い位置に制御注入を
行なつて導電層を形成すれば、この導電層の導電
率は制御注入のみに決定し得ることを示唆してい
る。
第５図は上記第４図の関係を、更に基底注入の
ドーズ量をパラメータとして示して図で、曲線Ａ
は前記第４図と同一であり、ドーズ量は、0.8×
1012〔cm-2〕である。更に曲線Ｂ，Ｃ，Ｄ，Ｅ，
Ｆはドーズ量がそれぞれ0.1×1012，0.5×1012，
1.0×1012，1.5×1012，2.0×1012〔cm-2〕の場合を
示す。これらの曲線に示されるように、ドーズ量
が0.5〜1.0×1012〔cm-2〕の範囲にあれば、導電率
の変動は小さいが、ドーズ量が上記範囲より少な
い場合は表面の影響に対し補償不足となり、多い
場合は補償過剰となり。即ち、結果として上記範
囲をはずれると導電層の導電率は基底注入のドー
ズ量によつて大きく変動し、制御性を失うことと
なる。
ドーズ量をパラメータとして示して図で、曲線Ａ
は前記第４図と同一であり、ドーズ量は、0.8×
1012〔cm-2〕である。更に曲線Ｂ，Ｃ，Ｄ，Ｅ，
Ｆはドーズ量がそれぞれ0.1×1012，0.5×1012，
1.0×1012，1.5×1012，2.0×1012〔cm-2〕の場合を
示す。これらの曲線に示されるように、ドーズ量
が0.5〜1.0×1012〔cm-2〕の範囲にあれば、導電率
の変動は小さいが、ドーズ量が上記範囲より少な
い場合は表面の影響に対し補償不足となり、多い
場合は補償過剰となり。即ち、結果として上記範
囲をはずれると導電層の導電率は基底注入のドー
ズ量によつて大きく変動し、制御性を失うことと
なる。
さらに第６図は基底注入の注入エネルギ（即ち
注入深さ）に対するシート導電率のバラツキの関
係を示す図であつて、横軸は注入エネルギ
〔KeV〕、縦軸はシート導電率のバラツキσ／
〔％〕を示す。同図の試料は基底注入のドーズ量
は総て0.8×1012〔cm-2〕とし、基底注入を行なつ
たのち、注入エネルギ凡そ120〔KeV〕にてドー
ズ量凡そ１×1012〔cm-2〕の制御注入を行なつた
ものである。
注入深さ）に対するシート導電率のバラツキの関
係を示す図であつて、横軸は注入エネルギ
〔KeV〕、縦軸はシート導電率のバラツキσ／
〔％〕を示す。同図の試料は基底注入のドーズ量
は総て0.8×1012〔cm-2〕とし、基底注入を行なつ
たのち、注入エネルギ凡そ120〔KeV〕にてドー
ズ量凡そ１×1012〔cm-2〕の制御注入を行なつた
ものである。
同図に見られる如く基底注入時の注入エネルギ
が増大するにつれて導電率のバラツキは増大す
る。このバラツキは実用上凡そ５〔％〕以下とす
ると、基底注入の注入エネルギは略60〔KeV〕以
下とすることが必要である。これは基底注入の
Rpを凡そ0.05〔μm〕以下の深さに押さえること
が必要であることを意味する。
が増大するにつれて導電率のバラツキは増大す
る。このバラツキは実用上凡そ５〔％〕以下とす
ると、基底注入の注入エネルギは略60〔KeV〕以
下とすることが必要である。これは基底注入の
Rpを凡そ0.05〔μm〕以下の深さに押さえること
が必要であることを意味する。
以上の検討結果に基づき本発明では、半絶縁性
GaAs基板表面に、濃度分布のピーク位置Rpの深
さが凡そ0.05〔μm〕以下で、ドーズ量が略0.5〜
1.0〔cm-2〕のイオンの注入を行なつた後、濃度分
布のピーク位置Rpが略0.05〔μm〕以上の深さに
所望のｎ型不純物イオンを注入することにより、
所期の抵抗素子を良好な制御性及び再現性をもつ
て作成し得るとの結論に達した。
GaAs基板表面に、濃度分布のピーク位置Rpの深
さが凡そ0.05〔μm〕以下で、ドーズ量が略0.5〜
1.0〔cm-2〕のイオンの注入を行なつた後、濃度分
布のピーク位置Rpが略0.05〔μm〕以上の深さに
所望のｎ型不純物イオンを注入することにより、
所期の抵抗素子を良好な制御性及び再現性をもつ
て作成し得るとの結論に達した。
第７図は上記結論に基づいて実施された本発明
の一実施列を、製造工程の順に示す要部断面図で
ある。以下同図を参照して本実施列を説明する。
の一実施列を、製造工程の順に示す要部断面図で
ある。以下同図を参照して本実施列を説明する。
第７図ａに示すように、クローム（Cr）が凡
そ0.1〔ppm〕ドーズされた抵抗率凡そ107〔Ωcm〕
の半絶縁性GaAs基板１の表面に、トランジスタ
素子及び抵抗素子を形成すべき領域に所定パター
ンの開口を有するフオトレジスト膜２を形成し、
これをマスクとしてSiイオンを前記GaAs基板表
面に注入して、イオン注入領域２及び５を形成す
る。本工程において注入エネルギは凡そ60
〔KeV〕、Siイオンのドーズ量は凡そ0.8×1012〔cm
-2〕とした。これにより凡そ0.05〔μm〕の深さに
分布のピークRpが位置する濃度分布が得られる。
そ0.1〔ppm〕ドーズされた抵抗率凡そ107〔Ωcm〕
の半絶縁性GaAs基板１の表面に、トランジスタ
素子及び抵抗素子を形成すべき領域に所定パター
ンの開口を有するフオトレジスト膜２を形成し、
これをマスクとしてSiイオンを前記GaAs基板表
面に注入して、イオン注入領域２及び５を形成す
る。本工程において注入エネルギは凡そ60
〔KeV〕、Siイオンのドーズ量は凡そ0.8×1012〔cm
-2〕とした。これにより凡そ0.05〔μm〕の深さに
分布のピークRpが位置する濃度分布が得られる。
上記イオン注入はトランジスタ素子に対しては
活性層を形成するために、また抵抗素子に対して
は前述の基底注入を目的として行われるものであ
る。このようにGaAs基板上にFETと抵抗素子と
を具備する集積回路装置を作成する場合、本発明
における抵抗素子形成のための基底注入の条件
は、FETの活性層形成のためのイオン注入条件
と同一で良い場合が多い。従つてこのような場合
には両者のイオン注入は同一工程において実施し
得る。もしFETの活性層形成のためのイオン注
入が、たとえば３×1012〔cm-2〕程度を要し、前
述の基底注入の条件を満足しない場合には、前記
従来の製造方法の如くそれぞれ別の工程において
イオン注入を行えば良い。
活性層を形成するために、また抵抗素子に対して
は前述の基底注入を目的として行われるものであ
る。このようにGaAs基板上にFETと抵抗素子と
を具備する集積回路装置を作成する場合、本発明
における抵抗素子形成のための基底注入の条件
は、FETの活性層形成のためのイオン注入条件
と同一で良い場合が多い。従つてこのような場合
には両者のイオン注入は同一工程において実施し
得る。もしFETの活性層形成のためのイオン注
入が、たとえば３×1012〔cm-2〕程度を要し、前
述の基底注入の条件を満足しない場合には、前記
従来の製造方法の如くそれぞれ別の工程において
イオン注入を行えば良い。
この後は通常の製造工程に従つて進めて良く、
すてわち同図ｂに示すように、前記フオトレジス
ト膜２を除去したのち、Ｗ―Siのような高融点金
属の砒化物層を選択的に形成することにより、前
記イオン注入層３表面とシヨツトキ接触をなすシ
ヨツトキゲート電極６を形成し、更にあらためて
フオトレジスト膜７を形成し、この両者をマスク
としてSiイオンを、注入エネルギ凡そ200〔KeV〕
でSiイオンをGaAs基板表面に選択的に注入し、
イオン注入領域８及び２１を形成する。本工程に
おけるドーズ量と得られた導電層のシート導電率
との関係については後述する。
すてわち同図ｂに示すように、前記フオトレジス
ト膜２を除去したのち、Ｗ―Siのような高融点金
属の砒化物層を選択的に形成することにより、前
記イオン注入層３表面とシヨツトキ接触をなすシ
ヨツトキゲート電極６を形成し、更にあらためて
フオトレジスト膜７を形成し、この両者をマスク
としてSiイオンを、注入エネルギ凡そ200〔KeV〕
でSiイオンをGaAs基板表面に選択的に注入し、
イオン注入領域８及び２１を形成する。本工程に
おけるドーズ量と得られた導電層のシート導電率
との関係については後述する。
次いで同図ｃに示す如く、上記SiO2膜７を除
去し、窒化アルミニウム（AlN）膜（図示せず）
を形成し、これを保護膜として凡そ800〔℃〕の温
度で約15分間加熱処理を行い、上記Siイオン注入
領域３，５及び８内に注入されたSiイオンを活性
化して、n+型のソース及びドレイン領域９，
９′、ｎ型の活性層１０、ｎ型の基底注入２２及
びn+型の導電層２３を形成する。
去し、窒化アルミニウム（AlN）膜（図示せず）
を形成し、これを保護膜として凡そ800〔℃〕の温
度で約15分間加熱処理を行い、上記Siイオン注入
領域３，５及び８内に注入されたSiイオンを活性
化して、n+型のソース及びドレイン領域９，
９′、ｎ型の活性層１０、ｎ型の基底注入２２及
びn+型の導電層２３を形成する。
次いで上記AlN膜を除去した後、ｎ型GaAs結
晶に対してオーミツク接触を形成する金・ゲルマ
ニウム―金（AuGe―Au）よりなるソース、ド
レイン電極１３，１３′及び抵抗の端子電極１４，
１４′をリフトオフ法により形成する。さらに上
記各電極上を含むGaAs基板１全面に層間絶縁膜
として例えばSiO2膜１５を被着せしめ、これを
選択的に除去してコンタクト窓を開口し、該コン
タクト窓内にて上記各電極に接触するチタン―金
（Ti―Au）よりなる上部配線電極１６を選択的
に形成する。
晶に対してオーミツク接触を形成する金・ゲルマ
ニウム―金（AuGe―Au）よりなるソース、ド
レイン電極１３，１３′及び抵抗の端子電極１４，
１４′をリフトオフ法により形成する。さらに上
記各電極上を含むGaAs基板１全面に層間絶縁膜
として例えばSiO2膜１５を被着せしめ、これを
選択的に除去してコンタクト窓を開口し、該コン
タクト窓内にて上記各電極に接触するチタン―金
（Ti―Au）よりなる上部配線電極１６を選択的
に形成する。
図示せる如く本実施列における抵抗素子Ｒは
GaAs基板１表面の浅い部分に形成された基底注
入層２２と、深い部分に形成されたn+型導電層
とが一体化されたものとして形成される。上記基
底注入層２２は前述したようにGaAs基板１表面
の影響を吸収するためのもので、この層自身は抵
抗素子Ｒの導電には寄与しない。従つて本実施列
における抵抗素子Ｒの抵抗値は実質的に導電層２
３の導電率を制御することによつて決定される。
GaAs基板１表面の浅い部分に形成された基底注
入層２２と、深い部分に形成されたn+型導電層
とが一体化されたものとして形成される。上記基
底注入層２２は前述したようにGaAs基板１表面
の影響を吸収するためのもので、この層自身は抵
抗素子Ｒの導電には寄与しない。従つて本実施列
における抵抗素子Ｒの抵抗値は実質的に導電層２
３の導電率を制御することによつて決定される。
第８図は本実施列の上記抵抗素子Ｒのシート導
電率（即ちシート抵抗率の逆数）の導電層２３の
ドーズ量に対する依存性を示す図であつて、縦軸
は抵抗素子Ｒのシート導電率〔KΩ□-1〕、横軸は
導電層２３のドーズ量〔×1012cm-2〕を示す。同
図に見られる如く本実施列の抵抗素子Ｒの導電率
は、導電層２３形成のためのイオン注入を一定の
エネルギのもとで行えば、このイオン注入のドー
ズ量と綺麗な比例関係を示すとともに、バラツキ
が小さく再現性が良い。従つて制御性も極めて良
く、GaAs集積回路装置の製作が容易となる。
電率（即ちシート抵抗率の逆数）の導電層２３の
ドーズ量に対する依存性を示す図であつて、縦軸
は抵抗素子Ｒのシート導電率〔KΩ□-1〕、横軸は
導電層２３のドーズ量〔×1012cm-2〕を示す。同
図に見られる如く本実施列の抵抗素子Ｒの導電率
は、導電層２３形成のためのイオン注入を一定の
エネルギのもとで行えば、このイオン注入のドー
ズ量と綺麗な比例関係を示すとともに、バラツキ
が小さく再現性が良い。従つて制御性も極めて良
く、GaAs集積回路装置の製作が容易となる。
なお上記一実施列においては、基底注入及び制
御注入のいずれもSiをイオン種として用いた例を
掲げて説明したが、この両者のうち基底注入に用
いるイオン種はGaAs基板内において拡散しにく
いことからSiが望ましいが、制御注入はSiに限定
する必要はなく、通常用いられるｎ型不純物例え
ばセレン（Se）等を使用しても良い。
御注入のいずれもSiをイオン種として用いた例を
掲げて説明したが、この両者のうち基底注入に用
いるイオン種はGaAs基板内において拡散しにく
いことからSiが望ましいが、制御注入はSiに限定
する必要はなく、通常用いられるｎ型不純物例え
ばセレン（Se）等を使用しても良い。
また前記一実施列ではイオン注入に際して、注
入領域表面を露出せしめた状態でイオンを注入す
る例を説明したが、注入領域表面にSiO2膜等を
形成し、これを透過してイオン注入を行なつても
良いことは勿論である。この場合には注入エネル
ギに対する注入深さの関係は当然異なり、所定の
深さに注入するには注入エネルギを前記実施列に
比較して増大させる必要がある。
入領域表面を露出せしめた状態でイオンを注入す
る例を説明したが、注入領域表面にSiO2膜等を
形成し、これを透過してイオン注入を行なつても
良いことは勿論である。この場合には注入エネル
ギに対する注入深さの関係は当然異なり、所定の
深さに注入するには注入エネルギを前記実施列に
比較して増大させる必要がある。
更に上記一実施列では基底注入に次いで制御注
入を行なつた例を示したが、この両者は何れを先
に行なつても良く、この順序関係は特に限定する
必要はない。
入を行なつた例を示したが、この両者は何れを先
に行なつても良く、この順序関係は特に限定する
必要はない。
(f) 発明の効果
以上説明した如く本発明によれば、半絶縁性
GaAs基板上に所望の抵抗素子を良好な制御性及
び再現性をもつて作成可能となり、従つて所期の
特性を有するGaAs集積回路装置を安定且つ容易
に製造することが出来、且つ製造歩留りも向上す
る。
GaAs基板上に所望の抵抗素子を良好な制御性及
び再現性をもつて作成可能となり、従つて所期の
特性を有するGaAs集積回路装置を安定且つ容易
に製造することが出来、且つ製造歩留りも向上す
る。
第１図及び第２図は従来の半導体装置の製造方
法の問題点を説明するための図で、第１図は製造
工程を示す要部断面図、第２図は問題点を示す曲
線図、第３図〜第６図は本発明の原理を示す曲線
図、第７図は本発明の一実施列を製造工程の順に
示す要部断面図、第８図は上記一実施列の効果を
示す曲線図である。 図において、１は半絶縁性GaAs基板、３，
５，８，２１はイオン注入層、９はn+型のソー
ス及びドレイン領域、２２は基底注入層、２３は
制御注入層、Ｒは抵抗素子を示す。
法の問題点を説明するための図で、第１図は製造
工程を示す要部断面図、第２図は問題点を示す曲
線図、第３図〜第６図は本発明の原理を示す曲線
図、第７図は本発明の一実施列を製造工程の順に
示す要部断面図、第８図は上記一実施列の効果を
示す曲線図である。 図において、１は半絶縁性GaAs基板、３，
５，８，２１はイオン注入層、９はn+型のソー
ス及びドレイン領域、２２は基底注入層、２３は
制御注入層、Ｒは抵抗素子を示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性ガリウム・砒素基板の所望の領域
に、当該ガリウム・砒素基板の表面から凡そ0.05
〔μm〕以下の深さに濃度分布のピークが位置する
如く、シリコン・イオンを0.5〜1.0×1012〔cm-2〕
のドーズ量で注入する工程と、前記所望の領域に
当該ガリウム・砒素基板の表面から凡そ0.05
〔μm〕以上の深さに濃度分布のピークが位置する
如くｎ型不純物イオンを注入する工程と、前記注
入されたイオンを活性化する工程とを有する抵抗
素子の形成工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230091A JPS59123274A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230091A JPS59123274A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123274A JPS59123274A (ja) | 1984-07-17 |
| JPS6314871B2 true JPS6314871B2 (ja) | 1988-04-01 |
Family
ID=16902402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230091A Granted JPS59123274A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123274A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124863A (ja) * | 1986-11-14 | 1988-05-28 | Komatsu Zenoa Kk | ２サイクルエンジン |
| JPH0218657U (ja) * | 1988-07-18 | 1990-02-07 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6321864A (ja) * | 1986-07-16 | 1988-01-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1982
- 1982-12-28 JP JP57230091A patent/JPS59123274A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124863A (ja) * | 1986-11-14 | 1988-05-28 | Komatsu Zenoa Kk | ２サイクルエンジン |
| JPH0218657U (ja) * | 1988-07-18 | 1990-02-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123274A (ja) | 1984-07-17 |
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