JPS6315673B2 - - Google Patents
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- JPS6315673B2 JPS6315673B2 JP56073762A JP7376281A JPS6315673B2 JP S6315673 B2 JPS6315673 B2 JP S6315673B2 JP 56073762 A JP56073762 A JP 56073762A JP 7376281 A JP7376281 A JP 7376281A JP S6315673 B2 JPS6315673 B2 JP S6315673B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
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Description
【発明の詳細な説明】
本発明はメモリ装置に関する。さらに詳細に
は、書込み、読出しに際してアドレスを用いてる
必要がなく、かつLIFO（Last In First Out）メ
モリ、FIFO（First In First Out）メモリとして
動作させることができるメモリ装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory device. More specifically, the present invention relates to a memory device that does not require the use of addresses during writing and reading and can be operated as a LIFO (Last In First Out) memory or a FIFO (First In First Out) memory.
従来、LIFOメモリ装置あるいはFIFO装置をハ
ードウエア的に構成しようとする場合、データの
記憶部の回路構成としては、マスター・スレーブ
方式をとらざるを得なかつた。このため、通常の
ランダムアクセスメモリ装置を構成する場合に比
べて、必要な金物量、消費電力がきわめて大きく
なつていた。また、LIFO機能とFIFO機能を併せ
持つ装置を構成しようとすると、上述したと同様
な理由から必要金物量、消費電力がきわめて大き
くなるとゝもに、その制御も繁雑となる。このよ
うに、従来のLIFOメモリ装置及びFIFOメモリ装
置では、必要な金物量、消費電力から、大容量の
装置を構成することができないという欠点があつ
た。 Conventionally, when attempting to configure a LIFO memory device or a FIFO device in terms of hardware, a master-slave system had to be adopted as the circuit configuration of the data storage section. For this reason, the required amount of hardware and power consumption have been extremely large compared to the case of configuring a normal random access memory device. Furthermore, if an attempt is made to construct a device having both LIFO and FIFO functions, the required amount of hardware and power consumption will become extremely large for the same reasons as mentioned above, and the control thereof will also become complicated. As described above, conventional LIFO memory devices and FIFO memory devices have the disadvantage that large-capacity devices cannot be constructed due to the required amount of metal and power consumption.
本発明は上記従来の欠点を解決すべくなされた
もので、ランダムアクセスメモリセルアレイのワ
ード対応に、当該ワードが書込み動作あるいは読
出し動作を行つてもよいワードであるか否かを示
す記憶回路と、当該ワード及び隣接ワードの前記
記憶回路の出力の論理をとり、それによつて書込
み動作あるいは読出し動作の対象となるワードを
選別指示することができる論理回路とを設けるこ
とにより、少ない金物量で大容量のLIFO機能と
FIFO機能をあわせもつメモリ装置を実現するこ
とにある。 The present invention has been made to solve the above-mentioned conventional drawbacks, and includes a memory circuit that indicates, for each word of a random access memory cell array, whether or not the word can be written or read. By providing a logic circuit that can take the logic of the output of the storage circuit for the word and adjacent words and select and instruct the word to be subjected to a write operation or read operation, large capacity can be achieved with a small amount of hardware. LIFO function and
The objective is to realize a memory device that also has a FIFO function.
以下、本発明の一実施例を図面によつて詳細に
説明する。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は本発明のメモリ装置の全体ブロツク図
である。第１図において、１００はランダムアク
セスメモリアレイであり、データはｍワードのメ
モリM1，M2，…Mnに対して読み書きされる。
２００は本発明の中心をなすもので、ランダムア
クセメモリセルアレイ１００におけるデータの書
込みあるいは読出しを行うべきワードを選別指示
する回路ブロツクであり、該回路ブロツク２００
はランダムアクセスメモリセルアレイ１００の各
ワード対応に設けられた部分回路L1，L2，…Ln
よりなる。 FIG. 1 is an overall block diagram of a memory device according to the present invention. In FIG. 1, 100 is a random access memory array, and data is read and written to m-word memories M 1 , M 2 , . . . M n .
Reference numeral 200 constitutes the center of the present invention, and is a circuit block that selects and instructs a word in which data should be written or read in the random access memory cell array 100.
are partial circuits L 1 , L 2 , ...L n provided corresponding to each word of the random access memory cell array 100
It becomes more.
第２図は、第１図の回路ブロツク２００におけ
る１ワード分（第ｊワード）の部分回路Ljの詳細
図である。 FIG. 2 is a detailed diagram of a partial circuit L j for one word (j-th word) in the circuit block 200 of FIG. 1.
第２図において、部分回路Ljは記憶回路１、論
理回路７およびセレクタ９で構成される。記憶回
路１は、セツト端子２とリセツト端子３を持つ。
４は記憶回路１の出力であり、第ｊワードに対応
する出力であるので、Ajと示されている。論理
回路７には自ワードの記憶回路出力Ajが与えら
れると共に、５および６で示す隣接ワードの記憶
回路出力Aj-1およびAj+1も与えられる。８は論理
回路７の出力Wjで、第１図のランダムアクセス
メモリセルアレイ１００のメモリMjに接続され
るワード線である。セレクタ９はワード線８をセ
ツト端子２と接続するか、あるいはリセツト端子
と接続するかを切換えるものである。 In FIG. 2, partial circuit L j is composed of a memory circuit 1 , a logic circuit 7 and a selector 9 . The memory circuit 1 has a set terminal 2 and a reset terminal 3.
4 is the output of the memory circuit 1, and since it is the output corresponding to the j-th word, it is indicated as A j . Logic circuit 7 is supplied with the memory circuit output A j of its own word, and is also supplied with memory circuit outputs A j-1 and A j+1 of adjacent words indicated by 5 and 6. 8 is the output W j of the logic circuit 7, which is a word line connected to the memory M j of the random access memory cell array 100 in FIG. The selector 9 switches between connecting the word line 8 to the set terminal 2 or to the reset terminal.
論理回路７には次式(1)，(2)，(3)で示す論理機能
を随時切換えて実現できる機能を付与する。 The logic circuit 7 is provided with a function that can be realized by switching the logic functions shown in the following equations (1), (2), and (3) at any time.
Wj＝j-1・Aj ｊ＝１〜ｍ A0＝０ (1)
Wj＝j・Aj+1 ｊ＝１〜ｍ An+1＝１ (2)
Wj＝Aj-1・j ｊ＝１〜ｍ A0＝１ (3)
即ち(1)式は各ワードにおいて、自ワードの記憶
回路出力Ajが“１”で、１つ小さいワード番号
の記憶回路出力Aj-1が“０”のとき、Wj＝１と
なることを示す。但し、第１ワードに対するｊ−
１ワード、即ち第０ワードは存在しないので、
A0として“０”を与えることを示している。(2)
号，(3)号も同様の意味あいを持つている。 W j = j-1・A j j=1~m A 0 =0 (1) W j = j・A j+1 j=1~m A n+1 =1 (2) W j =A j- 1・j j=1~m A 0 =1 (3) In other words, equation (1) shows that in each word, when the memory circuit output A j of the own word is "1", the memory circuit output A j of the next smaller word number When -1 is "0", it indicates that W j =1. However, j− for the first word
Since the 1st word, i.e. the 0th word, does not exist,
This indicates that "0" is given as A 0 . (2)
Items (3) and (3) have similar meanings.
以下、書込み動作、LIFO読出し動作、FIFO読
出し動作を説明する。 The write operation, LIFO read operation, and FIFO read operation will be explained below.
(1) 書込み動作
まず、全ワードの記憶回路１をセツトする。こ
の記憶回路１の全ワード同時セツトは、記憶回路
１として図示していないが第２のセツト端子を設
けてこの第２のセツト端子に全ワード共通のセツ
ト信号線を接続して行う方法、その他種々の方法
が考えられる。書込み動作を行う場合、論理回路
７は式(1)の論理機能を実現するようにしておく。
式(1)で示される論理は、Aj（ｊ＝１〜ｍ）の中で
Aj＝１である最小のｊをもつWjのみが論理“１”
をとる。今、全ワードの記憶回路１をセツトした
状態ではAj＝１（ｊ＝１〜ｍ）即ち全ての記憶回
路出力が“１”であるから、W1＝１，Wk＝０
（１＜ｋｍ）となる。即ち、第１ワードに対応
するワード線８のみが“１”で、他のワードに対
応するワード線８は全て“０”である。この状態
でセレクタ９でワード線８とリセツト端子３を接
続し、書込みを行うと、ｊ＝１のワード即ち第１
ワードにデータが書込まれるとゝもに、ｊ＝１の
ワードの記憶回路１はリセツトされ、A1＝０と
なる。A1＝０になると、W2が“１”となり、他
のW1およびW8〜Wnが“０”となり、ｊ＝２の
ワード、即ち第２ワードにデータが書込まれ、ｊ
＝２のワードの記憶回路１がリセツトされ、A2
＝０となる。以下同様な動作を繰返すことによ
り、ｊ＝１から順次ｊ＝２，ｊ＝３，…のワード
へのデータの書込みを行うことができ、またデー
タが書込まれたワードの記憶回路１はリセツトさ
れてAi＝０となる。(1) Write operation First, the memory circuit 1 for all words is set. Simultaneous setting of all the words of the memory circuit 1 can be carried out by providing a second set terminal (not shown) for the memory circuit 1 and connecting a set signal line common to all the words to this second set terminal, or by other methods. Various methods are possible. When performing a write operation, the logic circuit 7 is configured to implement the logic function of equation (1).
The logic shown in equation (1) is that in A j (j=1~m)
Only W j with the minimum j where A j = 1 is logical “1”
Take. Now, when the memory circuit 1 of all words is set, A j = 1 (j = 1 to m), that is, all the memory circuit outputs are "1", so W 1 = 1, W k = 0
(1<km). That is, only the word line 8 corresponding to the first word is "1", and all the word lines 8 corresponding to the other words are "0". In this state, when the selector 9 connects the word line 8 and the reset terminal 3 and writes, the word j=1, that is, the first
When data is written into the word, the storage circuit 1 of the word j=1 is reset and A 1 =0. When A 1 = 0, W 2 becomes “1”, the other W 1 and W 8 to W n become “0”, data is written to the word j = 2, that is, the second word, and j
Memory circuit 1 of the word =2 is reset, and A 2
=0. By repeating the same operation, data can be sequentially written from j=1 to words j=2, j=3, etc., and the memory circuit 1 of the word to which data has been written can be reset. Then, A i =0.
第３図は、書込み動作を繰返すことにより、各
ワードの記憶回路出力Ajがどのように変化する
かを示した模式図である。このように、書込みを
行つてもよいワードのうちから、最も上位の物理
的位置にあるワードを選別指示して書込み動作が
行えることが分かる。 FIG. 3 is a schematic diagram showing how the memory circuit output A j of each word changes by repeating the write operation. In this way, it can be seen that a write operation can be performed by selecting and instructing the word at the highest physical position from among the words that may be written.
なお、本実施例では、書込みに先立ち、全ワー
ドの記憶回路１を同時セツトしているが、これ
は、同時リセツトを行つても論理回路７の論理機
能を適当に設定することにより、本実施例と同様
の動作が可能である。また、本実施例では、ｊ＝
１のワードからデータを順次書込んでいるが、こ
れも論理回路７の論理機能を適当に設定すること
により、ｊ＝ｍのワードからデータを順次書込み
を行うこともできる。 In this embodiment, the memory circuits 1 of all words are set simultaneously before writing, but even if simultaneous reset is performed, the logic function of the logic circuit 7 is appropriately set. The same operation as in the example is possible. In addition, in this example, j=
Although data is written sequentially starting from word 1, it is also possible to write data sequentially starting from word j=m by appropriately setting the logic function of the logic circuit 7.
(2) LIFO読出し動作
前記書込み動作の説明から分かるように、最後
に書込まれたデータは、Aj＝０である最大のｊ
をもつワードに記憶されている。このため、
LIFO読出し動作は、この最大のｊをもつワード
から順次ｊの小さなワードへと読出しを連続して
行えばよい。以下、この動作を説明する。(2) LIFO read operation As can be seen from the description of the write operation above, the last written data is the maximum j where A j = 0.
is stored in the word with . For this reason,
In the LIFO read operation, reading can be performed successively from the word with the largest j to the word with the smaller j. This operation will be explained below.
LIFO読出し動作を行う場合、論理回路７は式
(2)の論理機能を実現するようにしておく。各ワー
ドの記憶回路１の出力Ajは、ｋ個（１＜ｋｍ）
のデータが書込まれているとすると、Ai＝０（１
ｉｋ）、Al＝１（ｍｌ＞ｋ）である。このと
き、式(2)で示される論理は、Wk＝１，Wj＝０
（ｊ≠ｋ）となる。この状態でセレクタ９でワー
ド線８とセツト端子２を接続して読出しを行う
と、ｊ＝ｋのワード、すなわち、読出し動作を行
つてもよいワードのうち、最も下位の物理的位置
にあるワードのデータであるところの最後に書込
まれたデータが読出されるとゝもに、ｊ＝ｋのワ
ードの記憶回路１はセツトされ、Ak＝１となる。
以下、同様な動作を繰返すことにより、ｊ＝ｋか
ら順次、ｊ＝ｋ−１，ｋ−２，…のワードのデー
タを読出すことができ、LIFO読出し動作が達成
できる。 When performing a LIFO read operation, the logic circuit 7 is
Make sure to realize the logical function (2). The output A j of the memory circuit 1 for each word is k (1<km)
data has been written, A i =0(1
ik), A l =1 (ml>k). At this time, the logic shown in equation (2) is W k =1, W j =0
(j≠k). When reading is performed by connecting the word line 8 and the set terminal 2 using the selector 9 in this state, the word j=k, that is, the word at the lowest physical position among the words that may be read out. When the last written data is read out, the storage circuit 1 for the word j=k is set and A k =1.
Thereafter, by repeating similar operations, the data of the words j=k-1, k-2, . . . can be sequentially read from j=k, thereby achieving a LIFO read operation.
(3) FIFO読出し
前記書込み動作の説明から分かるように、最初
に書込まれたデータはｊ＝１のワードに記憶され
ており、２番目に書込まれたデータはｊ＝２のワ
ードに記憶されている。このため、FIFO動作は、
ｊ＝１のワードから順次ｊの大きなワードへと読
出しを連続して行えばよい。以下、この動作を説
明する。(3) FIFO read As can be seen from the description of the write operation above, the first written data is stored in the word j = 1, and the second written data is stored in the word j = 2. has been done. Therefore, FIFO operation is
It is sufficient to read out successively from the word with j=1 to the word with larger j. This operation will be explained below.
FIFO動作を行う場合、論理回路７は式(3)の論
理機能を実現するようにしておく。このとき、式
(3)で示される論理は、W1＝１，Wj＝０（ｊ２）
となる。この状態でセレクタ９でワード線８とセ
ツト端子２を接続して読出しを行うと、ｊ＝１の
ワード、すなわち最初に書込まれたデータが読出
されるとゝもに、ｊ＝１のワードの記憶回路１は
セツトされ、A1＝１となる。以下、同様の動作
を繰返すことにより、次順読出し動作を行つても
よいワードのうち、最も上位の物理的位置にある
ワードに対応するところのW2，W3，…が論理
“１”をとり、これに対応してｊ＝２，ｊ＝３，
…のワードのデータを読出すことができ、FIFO
動作が達成できる。 When performing FIFO operation, the logic circuit 7 is designed to realize the logic function of equation (3). At this time, the expression
The logic shown in (3) is W 1 = 1, W j = 0 (j2)
becomes. In this state, when reading is performed by connecting the word line 8 and the set terminal 2 using the selector 9, the word j=1, that is, the first written data, is read out, and the word j=1 is also read out. The memory circuit 1 of is set, and A 1 =1. Thereafter, by repeating the same operation, W 2 , W 3 , etc. corresponding to the word at the highest physical position among the words that can be read out next time become logical “1”. correspondingly, j=2, j=3,
It is possible to read the data of words in the FIFO
movement can be achieved.
以上述べたごとく、本発明によればデータの記
憶部としてランダムアクセスメモリを用いること
ができるLIFO機能、FIFO機能を持つメモリ装置
が実現でき、従来のマスタ・スレーブ方式のレジ
スタを用いる場合と比較し、金物量、消費電力が
極めて少なくてすむ。また、特に集積回路技術を
用いて本発明を実現しようとする場合、ランダム
アクセスメモリとしてダイナミツク形の回路形式
を用いることもでき、極めて大容量の装置を構成
することができる。 As described above, according to the present invention, it is possible to realize a memory device with LIFO function and FIFO function that can use random access memory as a data storage unit, compared to the case where conventional master-slave type registers are used. , amount of metal, and power consumption are extremely small. Furthermore, especially when the present invention is implemented using integrated circuit technology, a dynamic circuit type can also be used as the random access memory, making it possible to construct an extremely large capacity device.
第１図は本発明のメモリ装置の全体構成を示す
ブロツク図、第２図は第１図の回路ブロツクの１
ワード分の部分回路の一実施例の詳細図、第３図
は第２図の動作を説明するための図である。
１…記憶回路、７…論理回路、８…ワード線、
９…セレクタ、１００…ランダムアクセスメモリ
セルアレイ、２００…回路ブロツク。
FIG. 1 is a block diagram showing the overall configuration of the memory device of the present invention, and FIG. 2 is one of the circuit blocks in FIG.
FIG. 3 is a detailed diagram of one embodiment of a partial circuit for words, and is a diagram for explaining the operation of FIG. 2. 1...Memory circuit, 7...Logic circuit, 8...Word line,
9...Selector, 100...Random access memory cell array, 200...Circuit block.
Claims (1)
セルアレイ構成のメモリ装置において、前記ラン
ダムメアクセスメモリセルアレイの各ワード対応
に、当該ワードが書込み動作あるいは読出し動作
を行つてもよいワードであるか否かを示す記憶回
路と、当該ワードの前記記憶回路の出力と隣接ワ
ードの前記記憶回路の出力を入力し、それらの論
理結果によつてランダムアクセスメモリセルアレ
イの対応するワードの読出し書込みを指示すると
共に当該ワードの前記記憶回路の状態を変更する
論理回路とを設けたことを特徴とするメモリ装
置。 ２ 前記論理回路は、書込み動作を行つてもよい
ワードのうちから最も上位あるいは最も下位の物
理的位置にあるワードを選別指示し、又、読出し
動作を行つてもよいワードのうちから最も下位の
物理的位置にあるワードを選択指示し、更に読出
し動作を行つてもよいワードのうちから最も上位
の物理的位置にあるワードを選択指示する各機能
を有することを特徴とする特許請求の範囲第１項
記載のメモリ装置。[Scope of Claims] 1. In a memory device having a random access memory cell array configuration consisting of a plurality of words, for each word of the random access memory cell array, whether the word is a word on which a write operation or a read operation may be performed. inputting a memory circuit indicating whether or not the word is present, an output of the memory circuit of the word concerned and an output of the memory circuit of the adjacent word, and instructing read/write of the corresponding word of the random access memory cell array according to the logical result thereof; and a logic circuit for changing the state of the storage circuit for the word. 2. The logic circuit selects and instructs the word at the highest or lowest physical position from among the words that may perform a write operation, and also selects and instructs the word at the lowest physical position from among the words that may perform a read operation. Claim 1 characterized in that it has the functions of selecting and instructing a word at a physical position and further selecting and instructing a word at the highest physical position from among the words that may be read out. The memory device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56073762A JPS57189383A (en) | 1981-05-15 | 1981-05-15 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56073762A JPS57189383A (en) | 1981-05-15 | 1981-05-15 | Memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57189383A JPS57189383A (en) | 1982-11-20 |
| JPS6315673B2 true JPS6315673B2 (en) | 1988-04-05 |
Family
ID=13527553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56073762A Granted JPS57189383A (en) | 1981-05-15 | 1981-05-15 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57189383A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01277070A (en) * | 1988-04-28 | 1989-11-07 | Mitsubishi Electric Corp | Television receiver |
| JPH0225181A (en) * | 1988-07-14 | 1990-01-26 | Matsushita Electric Ind Co Ltd | television receiver |
-
1981
- 1981-05-15 JP JP56073762A patent/JPS57189383A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01277070A (en) * | 1988-04-28 | 1989-11-07 | Mitsubishi Electric Corp | Television receiver |
| JPH0225181A (en) * | 1988-07-14 | 1990-01-26 | Matsushita Electric Ind Co Ltd | television receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57189383A (en) | 1982-11-20 |
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