JPS631680B2 - - Google Patents
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- JPS631680B2 JPS631680B2 JP55148000A JP14800080A JPS631680B2 JP S631680 B2 JPS631680 B2 JP S631680B2 JP 55148000 A JP55148000 A JP 55148000A JP 14800080 A JP14800080 A JP 14800080A JP S631680 B2 JPS631680 B2 JP S631680B2
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- JP
- Japan
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- input
- potential
- transfer
- charge
- transfer electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/452—Input structures
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- Networks Using Active Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合素子（以下CCDと記す）の
駆動方法に関し、特に電荷入力方法に関する。
駆動方法に関し、特に電荷入力方法に関する。
CCDは1970年に発明されて以来、その後の半
導体集積回路技術の進歩とともに急速な発展をと
げてきた。
導体集積回路技術の進歩とともに急速な発展をと
げてきた。
CCDの特徴は外部からの信号を信号量に比例
した電荷量に変換して半導体内部で熱非平衡状態
のまま処理し得るという他のデバイスにはない機
能を有していることにある。
した電荷量に変換して半導体内部で熱非平衡状態
のまま処理し得るという他のデバイスにはない機
能を有していることにある。
さらにシリコンデバイスとしての特徴である光
電変換機能を利用し、またCCD特有の信号遅延
機能を利用して撮像デバイス、アナログ信号遅延
線、各種アナログ信号処理デバイスとしての応用
が盛んになされている。
電変換機能を利用し、またCCD特有の信号遅延
機能を利用して撮像デバイス、アナログ信号遅延
線、各種アナログ信号処理デバイスとしての応用
が盛んになされている。
これらのCCDの応用の中でもアナログ信号遅
延線としての応用はもつとも基本的なものであ
り、テレビ信号の一水平走査期間の遅延、色輝度
信号の分離用としてのくし形フイルタ、ゴースト
キヤンセラー、VTRの信号処理等々の応用が期
待されている。今テレビジヨン分野でCCDを応
用する場合について考えてみるとCCDの駆動周
波数は10.7MHz、あるいは14.4MHz等になりシリ
コンMOSデバイスとしては非常に高速な周波数
となる。このように高速な周波数では、当然のこ
とながら信号をサンプリングするCCDの入力部
分での駆動方法、歪率特性等が問題となる。本発
明はこのような技術的背景をもとになされたもの
である。
延線としての応用はもつとも基本的なものであ
り、テレビ信号の一水平走査期間の遅延、色輝度
信号の分離用としてのくし形フイルタ、ゴースト
キヤンセラー、VTRの信号処理等々の応用が期
待されている。今テレビジヨン分野でCCDを応
用する場合について考えてみるとCCDの駆動周
波数は10.7MHz、あるいは14.4MHz等になりシリ
コンMOSデバイスとしては非常に高速な周波数
となる。このように高速な周波数では、当然のこ
とながら信号をサンプリングするCCDの入力部
分での駆動方法、歪率特性等が問題となる。本発
明はこのような技術的背景をもとになされたもの
である。
第１図は従来のCCDの入力部の断面図を示し
ている。本図においてはＰ型半導体基板を用いた
Ｎチヤネルの場合について説明する。図において
１，２は入力部を形成する第１および第２の入力
ゲート電極、７は半導体基板８と反対導電形の半
導体領域で入力ダイオードを形成する。
ている。本図においてはＰ型半導体基板を用いた
Ｎチヤネルの場合について説明する。図において
１，２は入力部を形成する第１および第２の入力
ゲート電極、７は半導体基板８と反対導電形の半
導体領域で入力ダイオードを形成する。
３ａ，３ｂ，……，６ａ，６ｂはCCDの転送
電極であり、３ａと３ｂ、４ａと４ｄ……がそれ
ぞれ対になつて一転送電極を形成し、奇数番目の
転送電極群と偶数番目の転送電極群は、それぞれ
配線により結合され端子１５，１６につながる。
電極であり、３ａと３ｂ、４ａと４ｄ……がそれ
ぞれ対になつて一転送電極を形成し、奇数番目の
転送電極群と偶数番目の転送電極群は、それぞれ
配線により結合され端子１５，１６につながる。
また通常高速の遅延線では入力ダイオード７と
第２の入力ゲート電極に隣接する転送電極３ａ，
３ｂとは共通に接続されるが、共通に接続されな
くともよい。１３，１４は前記第１および第２の
入力ゲート電極に電圧を印加するための端子であ
る。１７は絶縁膜、９は基板８と反対導電形の半
導体領域で埋込みチヤネルを形成する。１０〜１
２は２相駆動を実現するためのバリヤ領域で通常
基板８と同一導電形の半導体領域で形成される。
第２の入力ゲート電極に隣接する転送電極３ａ，
３ｂとは共通に接続されるが、共通に接続されな
くともよい。１３，１４は前記第１および第２の
入力ゲート電極に電圧を印加するための端子であ
る。１７は絶縁膜、９は基板８と反対導電形の半
導体領域で埋込みチヤネルを形成する。１０〜１
２は２相駆動を実現するためのバリヤ領域で通常
基板８と同一導電形の半導体領域で形成される。
第１図に示されるデバイスを駆動するための駆
動波形の一部を第２図に示す。第２図のφ1，φ2
はそれぞれ第１図の端子１５，１６に印加され
る。φ1，φ2は互いに相補的な２相の駆動パルス
であり、０＼ボルトからＶボルトまでの変化をす
る。
動波形の一部を第２図に示す。第２図のφ1，φ2
はそれぞれ第１図の端子１５，１６に印加され
る。φ1，φ2は互いに相補的な２相の駆動パルス
であり、０＼ボルトからＶボルトまでの変化をす
る。
つぎに第１図に示す従来のデバイスの動作につ
いて説明する。
いて説明する。
本デバイスの入力部の構造は電位平衡法入力に
適した構造である。電位平衡法入力は当該技術者
にはすでに周知の入力法である。本デバイスでは
さらにこの電位平衡法入力を変形したPhase
Refered入力（以下PR入力と記す）と呼ばれる
入力法が採用されている。このPR入力ではダイ
オード７と一転送電極３ａ，３ｂとが共通に接続
されていることが特徴であり、とくに入力ダイオ
ードを駆動するためのパルスを必要としていな
い。
適した構造である。電位平衡法入力は当該技術者
にはすでに周知の入力法である。本デバイスでは
さらにこの電位平衡法入力を変形したPhase
Refered入力（以下PR入力と記す）と呼ばれる
入力法が採用されている。このPR入力ではダイ
オード７と一転送電極３ａ，３ｂとが共通に接続
されていることが特徴であり、とくに入力ダイオ
ードを駆動するためのパルスを必要としていな
い。
本入力法では端子１３には一定の直流電圧、端
子１４には直流電圧に重畳した信号電圧が印加さ
れる。時刻t0においてパルスφ1が高電位から低電
位へ遷移するにつれ、入力ダイオード７の電位も
低くなり従つて入力ダイオード７から入力ゲート
電極１，２の直下へと信号電荷となる電子が供給
される。時刻t1において入力ダイオード７の電位
と入力ゲート電極１，２直下の表面電位とはほぼ
等しくなる。つぎに時刻t2においてパルスφ1が低
電位から高電位へ遷移するにつれ、入力ダイオー
ド７の電位は高くなり、入力ゲート電極１，２直
下に存在する過剰電荷は入力ダイオード７側へ吸
い取られ、同時に入力ゲート電極１，２の電位差
にほぼ比例した信号電荷が転送電極３ａ，３ｂ直
下へと転送され、時刻t3において信号電荷はすべ
て３ｂ直下に蓄積しサンプリング動作は完了す
る。
子１４には直流電圧に重畳した信号電圧が印加さ
れる。時刻t0においてパルスφ1が高電位から低電
位へ遷移するにつれ、入力ダイオード７の電位も
低くなり従つて入力ダイオード７から入力ゲート
電極１，２の直下へと信号電荷となる電子が供給
される。時刻t1において入力ダイオード７の電位
と入力ゲート電極１，２直下の表面電位とはほぼ
等しくなる。つぎに時刻t2においてパルスφ1が低
電位から高電位へ遷移するにつれ、入力ダイオー
ド７の電位は高くなり、入力ゲート電極１，２直
下に存在する過剰電荷は入力ダイオード７側へ吸
い取られ、同時に入力ゲート電極１，２の電位差
にほぼ比例した信号電荷が転送電極３ａ，３ｂ直
下へと転送され、時刻t3において信号電荷はすべ
て３ｂ直下に蓄積しサンプリング動作は完了す
る。
このPR入力法では時刻t1からt2へ遷移するとき
に入力ダイオード７の電位が高くなり過剰キヤリ
アがダイオード側へ吸い出されると同時に転送電
極３ｂへと信号キヤリアが転送されるため、ほと
んど電位平衡をする期間がない。また時刻t1にお
いてφ1が０＼ボルトなるため、もし転送電極３ａ
直下のしきい値電圧が負となると入力ダイオード
から直接電荷が転送電極３ｂ直下へともれ込む。
特にパルスφ1にアンダーシユートを生じφ1の低
電位が負電圧になるときにはより状況は悪くな
る。このようにPR入力法では入力ダイオードを
駆動するためのパルスが不要であるため高速のサ
ンプリング動作には適しているものの、前記した
ような不都合を生じるため入力部での歪率特性が
極めて悪くなる。
に入力ダイオード７の電位が高くなり過剰キヤリ
アがダイオード側へ吸い出されると同時に転送電
極３ｂへと信号キヤリアが転送されるため、ほと
んど電位平衡をする期間がない。また時刻t1にお
いてφ1が０＼ボルトなるため、もし転送電極３ａ
直下のしきい値電圧が負となると入力ダイオード
から直接電荷が転送電極３ｂ直下へともれ込む。
特にパルスφ1にアンダーシユートを生じφ1の低
電位が負電圧になるときにはより状況は悪くな
る。このようにPR入力法では入力ダイオードを
駆動するためのパルスが不要であるため高速のサ
ンプリング動作には適しているものの、前記した
ような不都合を生じるため入力部での歪率特性が
極めて悪くなる。
本発明の目的は前記した欠点を除去せしめた新
しい電荷結合素子の駆動方法を提供することにあ
る。
しい電荷結合素子の駆動方法を提供することにあ
る。
本発明によれば一導電形を有する半導体基板上
に形成され、信号入力部、電荷転送部、信号出力
部を有し、前記信号入力部は前記半導体基板と反
対導電形を有する半導体領域と該半導体領域に隣
接して設けられた第１の入力ゲート電極と、該第
１の入力ゲート電極に隣接して設けられた第２の
入力ゲート電極とから構成され、電荷転送部は前
記第２の入力ゲート電極に隣接する一転送電極を
含む複数の転送電極群によつて構成された電荷結
合素子において、該電荷結合素子の動作状態にお
いて、前記一転送電極直下の少なくとも一部領域
の表面電位の絶対値は前記半導体領域の電位の絶
対値よりも低くなるように前記一転送電極下の少
なくとも一部領域のしきい値電圧を制御すること
を特徴とする電荷結合素子の駆動方法が得られ
る。
に形成され、信号入力部、電荷転送部、信号出力
部を有し、前記信号入力部は前記半導体基板と反
対導電形を有する半導体領域と該半導体領域に隣
接して設けられた第１の入力ゲート電極と、該第
１の入力ゲート電極に隣接して設けられた第２の
入力ゲート電極とから構成され、電荷転送部は前
記第２の入力ゲート電極に隣接する一転送電極を
含む複数の転送電極群によつて構成された電荷結
合素子において、該電荷結合素子の動作状態にお
いて、前記一転送電極直下の少なくとも一部領域
の表面電位の絶対値は前記半導体領域の電位の絶
対値よりも低くなるように前記一転送電極下の少
なくとも一部領域のしきい値電圧を制御すること
を特徴とする電荷結合素子の駆動方法が得られ
る。
つぎに図面を用いて本発明について詳細に説明
する。
する。
以下の説明では簡単のためＮチヤネルの場合に
ついて説明する。第３図は本発明による一実施例
を示し、CCDの入力部近傍の断面図である。第
３図において第１図と同一番号のものは同一対象
物を示している。第３図において明らかなように
本発明では例えば第２の入力ゲート電極２に隣接
する一転送電極３ａ直下にしきい値電圧制御用に
半導体基板８と反対導電形を有する半導体領域１
８が設ける。該半導体領域１８はＮチヤネルの場
合ボロンのイオン注入等を用いて容易に形成し得
る。本発明は前記半導体領域１８を設け転送電極
３ａ直下のしきい値電圧を制御することにより、
該電数直下の表面電位を制御し、入力部における
電位平衡時間を確保すると同時に、入力ダイオー
ドから直接CCDの転送チヤネルへと電荷が先行
し漏れ出ることを防ぎ、入力部での歪特性を向上
させることができる。本デバイスの駆動は第２図
に示した駆動パルス波形を用いてなし得るがさら
にのぞましくは第５図に示すパルスを用いる方が
効果的である。第５図において第２図と相違する
点はパルスの低電位が０＼ボルトではなく一定の電
位VTHとなつていることである。第５図ではφ1，
φ2ともに低電位がVTHとなつているが実際にはφ1
の低電位のみVTHの電位であればよい。ここで
VTHは入力ダイオードからの電荷が転送電極３ａ
直下を流れて転送チヤネルへと流入するのを防ぐ
に最低限必要とする電圧でありこの電圧以上では
電荷は転送チヤネルへとは流入しない。さらにま
た第５図に示す駆動法の他、第２図に示すパルス
を用い、かつ基板の電位を入力ダイオードに対し
て負の電位に設定することによつても可能であ
る。第４図は第５図に示す各時刻t0〜t3での入力
部の表面電位を第３図に対応して示している。第
４図において各時刻t0〜t3における入力ダイオー
ドの電位、転送電極３ａ，３ｂ直下の表面電位が
それぞれ２０，２３，３０，２５，２４，３１，
２６，２８，３２，２７，２９，３３として示さ
れている。２１，２２はそれぞれ空乏状態におけ
る第１および第２の入力ゲート電極１，２直下の
表面電位を示す。３４〜３７はそれぞれ各時刻t0
〜t3に対応して分布するキヤリア（電子）の蓄積
状態を示す。まず時刻t0においてパルスφ1が高電
位から低電位へと遷移する過程で入力ダイオード
７の電位は２０となり、第１の入力ゲート電極１
直下の表面電位２１よりも浅くなりキヤリア３１
は第１および第２の入力ゲート電極１，２直下へ
と流入する。このとき一転送電極３ａには入力ダ
イオード７と同一パルスφ1が印加されているた
め該電極３ａ直下の表面電位２３もφ1の変化と
ともに変化する。しかしながら転送電極３ａ直下
にはボロンのイオン注入を施し、そのしきい値電
圧をより正の方向へと制御しているため、転送電
極３ａ直下の表面電位２３は入力ダイオード電位
２０よりも負の値すなわちより浅い電位となつて
いる。時刻t1においてパルスφ1が０＼ボルトとなつ
たとき入力ダイオード７の電位は２５、転送電極
３ａ直下の表面電位は２４となりこのときも表面
電位２４の方が電位２５よりもより負の値をとる
ためキヤリア３５は転送電極３ｂの方へとは転送
されない。すなわち入力ダイオード７の電位が０＼
ボルトとなつたときでもキヤリア３５が先行して
転送チヤネルへと漏れ出ることはない。またパル
スφ1がアンダーシユートを生じφ1の低電位が負
の値となることがあつても転送電極３ａ直下の表
面はホールが多量に蓄積されたアキユミユレーシ
ヨン状態となるためキヤリア（電子）は該ホール
と再結合し、転送チヤネルへと先行するのを防止
できる。
ついて説明する。第３図は本発明による一実施例
を示し、CCDの入力部近傍の断面図である。第
３図において第１図と同一番号のものは同一対象
物を示している。第３図において明らかなように
本発明では例えば第２の入力ゲート電極２に隣接
する一転送電極３ａ直下にしきい値電圧制御用に
半導体基板８と反対導電形を有する半導体領域１
８が設ける。該半導体領域１８はＮチヤネルの場
合ボロンのイオン注入等を用いて容易に形成し得
る。本発明は前記半導体領域１８を設け転送電極
３ａ直下のしきい値電圧を制御することにより、
該電数直下の表面電位を制御し、入力部における
電位平衡時間を確保すると同時に、入力ダイオー
ドから直接CCDの転送チヤネルへと電荷が先行
し漏れ出ることを防ぎ、入力部での歪特性を向上
させることができる。本デバイスの駆動は第２図
に示した駆動パルス波形を用いてなし得るがさら
にのぞましくは第５図に示すパルスを用いる方が
効果的である。第５図において第２図と相違する
点はパルスの低電位が０＼ボルトではなく一定の電
位VTHとなつていることである。第５図ではφ1，
φ2ともに低電位がVTHとなつているが実際にはφ1
の低電位のみVTHの電位であればよい。ここで
VTHは入力ダイオードからの電荷が転送電極３ａ
直下を流れて転送チヤネルへと流入するのを防ぐ
に最低限必要とする電圧でありこの電圧以上では
電荷は転送チヤネルへとは流入しない。さらにま
た第５図に示す駆動法の他、第２図に示すパルス
を用い、かつ基板の電位を入力ダイオードに対し
て負の電位に設定することによつても可能であ
る。第４図は第５図に示す各時刻t0〜t3での入力
部の表面電位を第３図に対応して示している。第
４図において各時刻t0〜t3における入力ダイオー
ドの電位、転送電極３ａ，３ｂ直下の表面電位が
それぞれ２０，２３，３０，２５，２４，３１，
２６，２８，３２，２７，２９，３３として示さ
れている。２１，２２はそれぞれ空乏状態におけ
る第１および第２の入力ゲート電極１，２直下の
表面電位を示す。３４〜３７はそれぞれ各時刻t0
〜t3に対応して分布するキヤリア（電子）の蓄積
状態を示す。まず時刻t0においてパルスφ1が高電
位から低電位へと遷移する過程で入力ダイオード
７の電位は２０となり、第１の入力ゲート電極１
直下の表面電位２１よりも浅くなりキヤリア３１
は第１および第２の入力ゲート電極１，２直下へ
と流入する。このとき一転送電極３ａには入力ダ
イオード７と同一パルスφ1が印加されているた
め該電極３ａ直下の表面電位２３もφ1の変化と
ともに変化する。しかしながら転送電極３ａ直下
にはボロンのイオン注入を施し、そのしきい値電
圧をより正の方向へと制御しているため、転送電
極３ａ直下の表面電位２３は入力ダイオード電位
２０よりも負の値すなわちより浅い電位となつて
いる。時刻t1においてパルスφ1が０＼ボルトとなつ
たとき入力ダイオード７の電位は２５、転送電極
３ａ直下の表面電位は２４となりこのときも表面
電位２４の方が電位２５よりもより負の値をとる
ためキヤリア３５は転送電極３ｂの方へとは転送
されない。すなわち入力ダイオード７の電位が０＼
ボルトとなつたときでもキヤリア３５が先行して
転送チヤネルへと漏れ出ることはない。またパル
スφ1がアンダーシユートを生じφ1の低電位が負
の値となることがあつても転送電極３ａ直下の表
面はホールが多量に蓄積されたアキユミユレーシ
ヨン状態となるためキヤリア（電子）は該ホール
と再結合し、転送チヤネルへと先行するのを防止
できる。
このような電荷の転送チヤネルへの先行現象を
防止するために基板８の電位を入力ダイオード７
に対して負電位に設定することは入力部での動作
をさらに確実なものとすることができる。
防止するために基板８の電位を入力ダイオード７
に対して負電位に設定することは入力部での動作
をさらに確実なものとすることができる。
時刻t2においてパルスφ1が低電位から高電位へ
と遷移する過程においては入力ダイオード７の電
位２６は第１の入力ゲート電極１直下の表面電位
２１よりも深くなり第１、第２の入力ゲート電極
１，２直下に蓄積されていたキヤリア３５のうち
過剰なキヤリアは入力ダイオード７側へと掃き出
され、第１、第２の入力ゲート電極１，２に印加
された電圧の差に対応するキヤリアが留まること
になる。このとき第１図に示す従来のデバイスに
おいては転送電極３ａ直下の表面電位も同時に深
くなるため、前記過剰なキヤリアが入力ダイオー
ド７側へ充分に掃き出されない前にキヤリアは転
送チヤネルへと転送され歪率を悪くしていた。し
かしながら本発明においては転送電極３ａ直下の
しきい値電圧がより正の高い値となつているため
表面電位２８はφ1の変化によつて入力ダイオー
ドの電位が深くなる過程においてもφ1の電位変
化に直ぐには追従せず、ある一定の遅れ時間をも
つて変化する。さらにまたこのしきい値電圧制御
の効果により表面電位２８は電位２６よりもより
浅い値に位置し得る。したがつて従来のデバイス
に比べ電位平衡に要する時間がより多くとれるこ
とになり歪率の改善につながる。
と遷移する過程においては入力ダイオード７の電
位２６は第１の入力ゲート電極１直下の表面電位
２１よりも深くなり第１、第２の入力ゲート電極
１，２直下に蓄積されていたキヤリア３５のうち
過剰なキヤリアは入力ダイオード７側へと掃き出
され、第１、第２の入力ゲート電極１，２に印加
された電圧の差に対応するキヤリアが留まること
になる。このとき第１図に示す従来のデバイスに
おいては転送電極３ａ直下の表面電位も同時に深
くなるため、前記過剰なキヤリアが入力ダイオー
ド７側へ充分に掃き出されない前にキヤリアは転
送チヤネルへと転送され歪率を悪くしていた。し
かしながら本発明においては転送電極３ａ直下の
しきい値電圧がより正の高い値となつているため
表面電位２８はφ1の変化によつて入力ダイオー
ドの電位が深くなる過程においてもφ1の電位変
化に直ぐには追従せず、ある一定の遅れ時間をも
つて変化する。さらにまたこのしきい値電圧制御
の効果により表面電位２８は電位２６よりもより
浅い値に位置し得る。したがつて従来のデバイス
に比べ電位平衡に要する時間がより多くとれるこ
とになり歪率の改善につながる。
時刻t3いにおいてはφ1は高電位となりキヤリア
３３は全て転送電極３ｂ直下へと転送されサンプ
リング動作は完了する。このキヤリア３３は通常
のCCDの動作により転送され出力される。
３３は全て転送電極３ｂ直下へと転送されサンプ
リング動作は完了する。このキヤリア３３は通常
のCCDの動作により転送され出力される。
以上本発明について説明したがその特徴は転送
電極３ａ直下のしきい値電圧を制御することにあ
り、注意すべきことはこのしきい値電圧の値はパ
ルスφ1が低電位のときに転送電極３ａ直下の表
面電位が入力ダイオード７から直接キヤリアが転
送チヤネルへと流入するのを防止できるほどに充
分高く、かつパルスφ1が高電位のときに転送電
極３ａ直下の表面電位が第２の入力ゲート電極２
直下の表面電位よりもより高い値となるように制
御されていることが必要である。このような制御
は例えばボロンのイオン注入を用いる場合にはそ
のドーズ量を1011〜1012／cm2のオーダに選べば充
分達成し得る。また当然のことながらしきい値電
圧の制御には他の手段例えば絶縁膜１７の誘電率
あるいは膜厚を部分的に制御することによつても
可能である。
電極３ａ直下のしきい値電圧を制御することにあ
り、注意すべきことはこのしきい値電圧の値はパ
ルスφ1が低電位のときに転送電極３ａ直下の表
面電位が入力ダイオード７から直接キヤリアが転
送チヤネルへと流入するのを防止できるほどに充
分高く、かつパルスφ1が高電位のときに転送電
極３ａ直下の表面電位が第２の入力ゲート電極２
直下の表面電位よりもより高い値となるように制
御されていることが必要である。このような制御
は例えばボロンのイオン注入を用いる場合にはそ
のドーズ量を1011〜1012／cm2のオーダに選べば充
分達成し得る。また当然のことながらしきい値電
圧の制御には他の手段例えば絶縁膜１７の誘電率
あるいは膜厚を部分的に制御することによつても
可能である。
以上述べたように本発明によれば高速動作時に
おいても高性能の入力特性を有するCCDが得ら
れる。
おいても高性能の入力特性を有するCCDが得ら
れる。
また以上述べたデバイスではＮチヤネルについ
て説明したが同様にＰチヤネルの場合にも本発明
の主旨は適用し得ることは明らかである。さらに
また以上の説明では二相駆動のデバイスを用いて
説明したが三相あるいは四相駆動等他の駆動法を
用いてもよい。
て説明したが同様にＰチヤネルの場合にも本発明
の主旨は適用し得ることは明らかである。さらに
また以上の説明では二相駆動のデバイスを用いて
説明したが三相あるいは四相駆動等他の駆動法を
用いてもよい。
また埋込みチヤネルを用いていない表面チヤネ
ルのデバイスに対しても本発明は適用できる。
ルのデバイスに対しても本発明は適用できる。
第１図は従来のCCDの入力部の断面図、第２
図はCCDの駆動パルス波形の一例、第３図は本
発明の一実施例を示し、CCDの入力部の断面図、
第４図は第２図に示される各時刻t0〜t3での第３
図に示すCCDの各部分の電位およびキヤリア分
布の様子を示し、第５図は駆動パルス波形を説明
するための図である。図において、１，２は第
１、第２の入力ゲート電極、３ａ，３ｂ，……，
６ａ，６ｂはCCDの転送電極、７は半導体基板
８と反対導電形を有する半導体領域で入力ダイオ
ードを形成する。９は半導体基板８と反対導電形
を有する半導体領域で埋込みチヤネルを形成し、
１０〜１２はCCDの転送に方向性をもたせる手
段、１３〜１６はそれぞれ第１、第２の入力ゲー
ト電極１，２、および転送電極３ａ，３ｂ，…
…，６ａ，６ｂに所定の電圧を印加するための端
子、１７は絶縁膜、１８はしきい値電圧制御用手
段で本例では半導体基板８と同一導電形を有する
半導体領域で形成されている。２０〜２７は各時
刻での入力ダイオードの電位、２１，２２は空乏
状態における第１、第２の入力ゲート電極１，２
下の表面電位、２３〜２９および３０〜３３は各
時刻における転送電極３ａ，３ｂ直下の表面電
位、３４〜３７はそれぞれ各時刻におけるキヤリ
アの分布を示す。
図はCCDの駆動パルス波形の一例、第３図は本
発明の一実施例を示し、CCDの入力部の断面図、
第４図は第２図に示される各時刻t0〜t3での第３
図に示すCCDの各部分の電位およびキヤリア分
布の様子を示し、第５図は駆動パルス波形を説明
するための図である。図において、１，２は第
１、第２の入力ゲート電極、３ａ，３ｂ，……，
６ａ，６ｂはCCDの転送電極、７は半導体基板
８と反対導電形を有する半導体領域で入力ダイオ
ードを形成する。９は半導体基板８と反対導電形
を有する半導体領域で埋込みチヤネルを形成し、
１０〜１２はCCDの転送に方向性をもたせる手
段、１３〜１６はそれぞれ第１、第２の入力ゲー
ト電極１，２、および転送電極３ａ，３ｂ，…
…，６ａ，６ｂに所定の電圧を印加するための端
子、１７は絶縁膜、１８はしきい値電圧制御用手
段で本例では半導体基板８と同一導電形を有する
半導体領域で形成されている。２０〜２７は各時
刻での入力ダイオードの電位、２１，２２は空乏
状態における第１、第２の入力ゲート電極１，２
下の表面電位、２３〜２９および３０〜３３は各
時刻における転送電極３ａ，３ｂ直下の表面電
位、３４〜３７はそれぞれ各時刻におけるキヤリ
アの分布を示す。
Claims (1)
- １ 一導電形を有する半導体基板上に形成され、
信号入力部、電荷転送部、信号出力部を有し、前
記信号入力部は前記半導体基板と反対導電形を有
する半導体領域と該半導体領域に隣接して設けら
れた第１の入力ゲート電極と、該第１の入力ゲー
ト電極に隣接して設けられた第２の入力ゲート電
極とから構成され、電荷転送部は前記第２の入力
ゲート電極に隣接する一転送電極を含む複数の転
送電極群によつて構成された電荷結合素子におい
て、該電荷結合素子の動作状態において、前記一
転送電極直下の少なくとも一部領域の表面電位の
絶対値は前記半導体領域の電位の絶対値と等しい
か、あるいはより低くなるように前記一転送電極
下の少なくとも一部領域のしきい値電圧を制御す
ることを特徴とする電荷結合素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55148000A JPS5771594A (en) | 1980-10-22 | 1980-10-22 | Driving method of electric charge coupled element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55148000A JPS5771594A (en) | 1980-10-22 | 1980-10-22 | Driving method of electric charge coupled element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771594A JPS5771594A (en) | 1982-05-04 |
| JPS631680B2 true JPS631680B2 (ja) | 1988-01-13 |
Family
ID=15442863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55148000A Granted JPS5771594A (en) | 1980-10-22 | 1980-10-22 | Driving method of electric charge coupled element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0641872U (ja) * | 1992-11-04 | 1994-06-03 | クレハエラストマー株式会社 | 振動ふるい機のスクリーン枠 |
-
1980
- 1980-10-22 JP JP55148000A patent/JPS5771594A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0641872U (ja) * | 1992-11-04 | 1994-06-03 | クレハエラストマー株式会社 | 振動ふるい機のスクリーン枠 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771594A (en) | 1982-05-04 |
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