JPS6318779B2 - - Google Patents
Info
- Publication number
- JPS6318779B2 JPS6318779B2 JP55179214A JP17921480A JPS6318779B2 JP S6318779 B2 JPS6318779 B2 JP S6318779B2 JP 55179214 A JP55179214 A JP 55179214A JP 17921480 A JP17921480 A JP 17921480A JP S6318779 B2 JPS6318779 B2 JP S6318779B2
- Authority
- JP
- Japan
- Prior art keywords
- access
- bit
- service processor
- register
- status
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、それぞれがサービス・プロセツサを
有する２系統の計算機システムを備えるマルチシ
ステムにおいて、２台のサービス・プロセツサが
同一のチヤネル制御装置に対してサービス要求を
発し、サービス要求の競合が生じた場合の競合制
御方式に関するものである。
有する２系統の計算機システムを備えるマルチシ
ステムにおいて、２台のサービス・プロセツサが
同一のチヤネル制御装置に対してサービス要求を
発し、サービス要求の競合が生じた場合の競合制
御方式に関するものである。
第１図はマルチシステムの１例を示すものであ
つて、MACAとMACBは主記憶アクセス制御装
置、CPUAとCPUBは中央処理装置、CHCAと
CHCBはチヤネル制御装置、SVPAとSVPBはサ
ービス・プロセツサをそれぞれ示している。主記
憶アクセス制御装置MACA、中央処理装置
CPUA、チヤネル制御装置CHCAおよびサービ
ス・プロセツサSVPAはＡ系統の計算機システム
を構成しており、主記憶アクセス制御装置
MACB、中央処理装置CPUB、チヤネル制御装
置CHCBおよびサービス・プロセツサSVPBはＢ
系統の計算機システムを構成している。中央処理
装置CPUAは、主記憶アクセス制御装置MACB
を介してＢ系統の主記憶装置を使用することが出
来、また、チヤネル制御装置CHCBを介してＢ系
統の入出力装置を使用することが出来る。中央処
理装置CPUBもＡ系統の資源を利用することが出
来る。
つて、MACAとMACBは主記憶アクセス制御装
置、CPUAとCPUBは中央処理装置、CHCAと
CHCBはチヤネル制御装置、SVPAとSVPBはサ
ービス・プロセツサをそれぞれ示している。主記
憶アクセス制御装置MACA、中央処理装置
CPUA、チヤネル制御装置CHCAおよびサービ
ス・プロセツサSVPAはＡ系統の計算機システム
を構成しており、主記憶アクセス制御装置
MACB、中央処理装置CPUB、チヤネル制御装
置CHCBおよびサービス・プロセツサSVPBはＢ
系統の計算機システムを構成している。中央処理
装置CPUAは、主記憶アクセス制御装置MACB
を介してＢ系統の主記憶装置を使用することが出
来、また、チヤネル制御装置CHCBを介してＢ系
統の入出力装置を使用することが出来る。中央処
理装置CPUBもＡ系統の資源を利用することが出
来る。
サービス・プロセツサSVPAは自系のチヤネル
制御装置CHCAに対してサービスを行い得るば
かりでなく、Ｂ系のチヤネル制御装置CHCBに対
してもサービスを行うことが出来る。サービス・
プロセツサSVPBも同様である。この場合のサー
ビスとは例えば保守や障害復旧のためにチヤネル
制御装置の任意データ・レジスタにデータを書込
んだり、チヤネル制御装置の任意データ・レジス
タの内容を読取つたりすることを言う。
制御装置CHCAに対してサービスを行い得るば
かりでなく、Ｂ系のチヤネル制御装置CHCBに対
してもサービスを行うことが出来る。サービス・
プロセツサSVPBも同様である。この場合のサー
ビスとは例えば保守や障害復旧のためにチヤネル
制御装置の任意データ・レジスタにデータを書込
んだり、チヤネル制御装置の任意データ・レジス
タの内容を読取つたりすることを言う。
サービス・プロセツサSVPAとSVPBが同一の
チヤネル制御装置、例えばCHCBに対してサービ
ス要求を発行する場合がある。このような場合に
は、サービス要求のレーシング（競合）が生ず
る。従来技術においては、チヤネル制御装置
CHCA，CHCBのそれぞれに優先選択機構を設
け、サービス要求の競合が生じた場合にいずれか
一方のサービス要求を選択していた。上記の優先
選択機構はハードウエアで構成されているので、
チヤネル制御装置CHCA，CHCBが高コストの
ものになるという欠点がある。
チヤネル制御装置、例えばCHCBに対してサービ
ス要求を発行する場合がある。このような場合に
は、サービス要求のレーシング（競合）が生ず
る。従来技術においては、チヤネル制御装置
CHCA，CHCBのそれぞれに優先選択機構を設
け、サービス要求の競合が生じた場合にいずれか
一方のサービス要求を選択していた。上記の優先
選択機構はハードウエアで構成されているので、
チヤネル制御装置CHCA，CHCBが高コストの
ものになるという欠点がある。
本発明は、上記の考察に基づくものであつて、
サービス・プロセツサからチヤネル制御装置に対
するサービス要求が競合した場合の制御の一部を
プログラムに負担させ、これにより競合制御のた
めのハードウエアを簡単化できるようにした競合
制御方式を提供することを目的としている。そし
てそのため、本発明の競合制御方式は、それぞれ
がサービス・プロセツサを有する２系統の計算機
システムを備え、且つ上記サービス・プロセツサ
のそれぞれが自系のチヤネル制御装置ばかりでな
く他系のチヤネル制御装置をもアクセスできるよ
うになつたマルチシステムにおいて、 一方のサービス・プロセツサ（SVPA）がアク
セス中である時にオンにセツトするアクセス・ビ
ツト（ACBA）、及び状態情報がセツトされるス
テータス・レジスタ（STRA）中に設けられ他
方のサービス・プロセツサ（SVPB）がアクセス
中であることを表示するアクセス失敗表示ビツト
（ACFA）を有し、他方のサービス・プロセツサ
（SVPB）がアクセス中である時にオンにセツト
するアクセス・ビツト（ACBB）、及び状態情報
がセツトされるステータス・レジスタ（STRB）
中に設けられ一方のサービス・プロセツサ
（SVPA）がアクセス中であることを表示するア
クセス失敗表示ビツト（ACFB）を有し、一方の
系のアクセス・ビツト（ACBA）の内容を他方
の系のアクセス失敗表示ビツト（ACFB）へ転送
するための信号線が設けられ、他方の系のアクセ
ス・ビツト（ACBB）の内容を一方の系のアク
セス失敗表示ビツト（ACFA）へ転送するための
信号線が設けられ、且つ上記サービス・プロセツ
サ（SVPA）及びサービス・プロセツサ
（SVPB）のそれぞれが、チヤネル制御装置をア
クセスする際、 (イ) 当該チヤネル制御装置のレジスタを空読みし
てステータス情報を自系のステータス・レジス
タ中に格納し、 (ロ) 上記空読みが失敗したか否かを自系のステー
タス・レジスタによりチエツクし、 (ハ) 自系のステータス・レジスタ内の状態情報が
失敗を表示していない場合には、自系のアクセ
ス・ビツトをオンとすることで他系のアクセス
失敗表示ビツトをオンにセツトし、 (ニ) 自系のアクセス・ビツトをオンした後、自系
のアクセス失敗表示ビツトをチエツクし、 (ホ) 上記(ニ)のチエツクの結果、アクセス失敗表示
ビツトが失敗を示していない場合には、アクセ
スを実行し、 (ヘ) 上記(ニ)のチエツクの結果、アクセス失敗表示
ビツトが失敗を表示している場合にはアクセ
ス・ビツトをオフし、失敗回数が所定値を越え
ている場合には異常終了とし、失敗回数が所定
値以下である場合には待時間を設定し、当該待
時間の終了後に上記(ハ)の自系のアクセス・ビツ
トをオンとする処理からを繰返す、 機能を有するように構成されていることを特徴と
するものである。以下、本発明を図面を参照しつ
つ説明する。
サービス・プロセツサからチヤネル制御装置に対
するサービス要求が競合した場合の制御の一部を
プログラムに負担させ、これにより競合制御のた
めのハードウエアを簡単化できるようにした競合
制御方式を提供することを目的としている。そし
てそのため、本発明の競合制御方式は、それぞれ
がサービス・プロセツサを有する２系統の計算機
システムを備え、且つ上記サービス・プロセツサ
のそれぞれが自系のチヤネル制御装置ばかりでな
く他系のチヤネル制御装置をもアクセスできるよ
うになつたマルチシステムにおいて、 一方のサービス・プロセツサ（SVPA）がアク
セス中である時にオンにセツトするアクセス・ビ
ツト（ACBA）、及び状態情報がセツトされるス
テータス・レジスタ（STRA）中に設けられ他
方のサービス・プロセツサ（SVPB）がアクセス
中であることを表示するアクセス失敗表示ビツト
（ACFA）を有し、他方のサービス・プロセツサ
（SVPB）がアクセス中である時にオンにセツト
するアクセス・ビツト（ACBB）、及び状態情報
がセツトされるステータス・レジスタ（STRB）
中に設けられ一方のサービス・プロセツサ
（SVPA）がアクセス中であることを表示するア
クセス失敗表示ビツト（ACFB）を有し、一方の
系のアクセス・ビツト（ACBA）の内容を他方
の系のアクセス失敗表示ビツト（ACFB）へ転送
するための信号線が設けられ、他方の系のアクセ
ス・ビツト（ACBB）の内容を一方の系のアク
セス失敗表示ビツト（ACFA）へ転送するための
信号線が設けられ、且つ上記サービス・プロセツ
サ（SVPA）及びサービス・プロセツサ
（SVPB）のそれぞれが、チヤネル制御装置をア
クセスする際、 (イ) 当該チヤネル制御装置のレジスタを空読みし
てステータス情報を自系のステータス・レジス
タ中に格納し、 (ロ) 上記空読みが失敗したか否かを自系のステー
タス・レジスタによりチエツクし、 (ハ) 自系のステータス・レジスタ内の状態情報が
失敗を表示していない場合には、自系のアクセ
ス・ビツトをオンとすることで他系のアクセス
失敗表示ビツトをオンにセツトし、 (ニ) 自系のアクセス・ビツトをオンした後、自系
のアクセス失敗表示ビツトをチエツクし、 (ホ) 上記(ニ)のチエツクの結果、アクセス失敗表示
ビツトが失敗を示していない場合には、アクセ
スを実行し、 (ヘ) 上記(ニ)のチエツクの結果、アクセス失敗表示
ビツトが失敗を表示している場合にはアクセ
ス・ビツトをオフし、失敗回数が所定値を越え
ている場合には異常終了とし、失敗回数が所定
値以下である場合には待時間を設定し、当該待
時間の終了後に上記(ハ)の自系のアクセス・ビツ
トをオンとする処理からを繰返す、 機能を有するように構成されていることを特徴と
するものである。以下、本発明を図面を参照しつ
つ説明する。
第２図は本発明で使用されるハードウエアの構
成を示す図、第３図は本発明の処理を説明するフ
ローチヤートである。
成を示す図、第３図は本発明の処理を説明するフ
ローチヤートである。
第２図において、DTR0〜oは複数個のデータ・
レジスタ、BUSはバス、ANDAとANDBは
AND回路、STRAとSTRBはステータス・レジ
スタ、ADRAとADRBはアドレス・レジスタ、
SDBAとSDBBはそれぞれアドレス・レジスタ
ADRA，ADRB中に設けられた自系他系指定ビ
ツト、ACFAとACFBはそれぞれステータス・レ
ジスタSTRA，STRB中に設けられ他系のアクセ
ス状態を表示するアクセス失敗表示ビツト、
ACBAとACBBはそれぞれアドレス・レジスタ
ADRA，ADRB中に設けられたアクセス・ビツ
トをそれぞれ示している。サービス・プロセツサ
SVPAのアドレス・レジスタADRAはアクセス
すべき希望レジスタ等を指定するものであり、ま
た自系他系指定ビツトSDBAは自系のレジスタ等
をアクセスすべきか或は他系のレジスタ等をアク
セスすべきかを指定するものである。サービス・
プロセツサSVPAのデータ・レジスタDTRAに
は送出すべきデータがセツトされる。サービス・
プロセツサSVPAのステータス・レジスタSTRA
には、上記アクセス失敗表示ビツトACFA以外に
もサービス・プロセツサSVPAの作動に伴う事象
を表示する各種の状態情報が格納される。サービ
ス・プロセツサSVPBのアドレス・レジスタ
ADRB、自系他系指定ビツトSDBB、データ・レ
ジスタDTRBおよびステータス・レジスタ
STRBは、サービス・プロセツサSVPA側のもの
と同様の機能を有している。
レジスタ、BUSはバス、ANDAとANDBは
AND回路、STRAとSTRBはステータス・レジ
スタ、ADRAとADRBはアドレス・レジスタ、
SDBAとSDBBはそれぞれアドレス・レジスタ
ADRA，ADRB中に設けられた自系他系指定ビ
ツト、ACFAとACFBはそれぞれステータス・レ
ジスタSTRA，STRB中に設けられ他系のアクセ
ス状態を表示するアクセス失敗表示ビツト、
ACBAとACBBはそれぞれアドレス・レジスタ
ADRA，ADRB中に設けられたアクセス・ビツ
トをそれぞれ示している。サービス・プロセツサ
SVPAのアドレス・レジスタADRAはアクセス
すべき希望レジスタ等を指定するものであり、ま
た自系他系指定ビツトSDBAは自系のレジスタ等
をアクセスすべきか或は他系のレジスタ等をアク
セスすべきかを指定するものである。サービス・
プロセツサSVPAのデータ・レジスタDTRAに
は送出すべきデータがセツトされる。サービス・
プロセツサSVPAのステータス・レジスタSTRA
には、上記アクセス失敗表示ビツトACFA以外に
もサービス・プロセツサSVPAの作動に伴う事象
を表示する各種の状態情報が格納される。サービ
ス・プロセツサSVPBのアドレス・レジスタ
ADRB、自系他系指定ビツトSDBB、データ・レ
ジスタDTRBおよびステータス・レジスタ
STRBは、サービス・プロセツサSVPA側のもの
と同様の機能を有している。
第２図ロはステータス・レジスタSTRAとア
ドレス・レジスタADRBの関係およびステータ
ス・レジスタSTRBとアドレス・レジスタ
ADRAの関係を示している。アドレス・レジス
タADRBのアクセス・ビツトACBBとステータ
ス・レジスタSTRAのアクセス失敗ビツト
ACFAとは信号線で接続され、アクセス・ビツト
ACBBが「１」にされると、アクセス失敗ビツ
トACFAも「１」となる。ステータス・レジスタ
STRBのアクセス失敗ビツトACFBはアドレス・
レジスタADRAのアクセス・ビツトACBAと接
続されている。
ドレス・レジスタADRBの関係およびステータ
ス・レジスタSTRBとアドレス・レジスタ
ADRAの関係を示している。アドレス・レジス
タADRBのアクセス・ビツトACBBとステータ
ス・レジスタSTRAのアクセス失敗ビツト
ACFAとは信号線で接続され、アクセス・ビツト
ACBBが「１」にされると、アクセス失敗ビツ
トACFAも「１」となる。ステータス・レジスタ
STRBのアクセス失敗ビツトACFBはアドレス・
レジスタADRAのアクセス・ビツトACBAと接
続されている。
第３図は本発明の動作を示すフローチヤートで
ある。サービス・プロセツサSVPAとサービス・
プロセツサSVPBの動作は同じであるので、サー
ビス・プロセツサSVPAについて述べる。サービ
ス・プロセツサSVPAはチヤネル制御装置CHCA
又はCHCBに対してサービスを行うとき下記のよ
うな動作を行う。
ある。サービス・プロセツサSVPAとサービス・
プロセツサSVPBの動作は同じであるので、サー
ビス・プロセツサSVPAについて述べる。サービ
ス・プロセツサSVPAはチヤネル制御装置CHCA
又はCHCBに対してサービスを行うとき下記のよ
うな動作を行う。
所望のチヤネル制御装置の任意のデータ・レ
ジスタDTRoを空読みし、データ・レジスタ
DTRoにおける状態情報をセツトし、ステータ
ス・レジスタSTRAに格納させる。
ジスタDTRoを空読みし、データ・レジスタ
DTRoにおける状態情報をセツトし、ステータ
ス・レジスタSTRAに格納させる。
ステータス・レジスタSTRA内のアクセス
失敗表示ビツトACFAを含む状態表示ビツトが
オンであるか否かを調べる。サービス・プロセ
ツサSVPBが既にサービスを行つている等の原
因によつてステータス・レジスタSTRA内に
いずれかの状態表示ビツトがオンであると、
Yesとなり、異常終了となる。また、Noであ
るとの処理へ移る。
失敗表示ビツトACFAを含む状態表示ビツトが
オンであるか否かを調べる。サービス・プロセ
ツサSVPBが既にサービスを行つている等の原
因によつてステータス・レジスタSTRA内に
いずれかの状態表示ビツトがオンであると、
Yesとなり、異常終了となる。また、Noであ
るとの処理へ移る。
アクセス・ビツトACBAをオンとすること
で、同時にアクセス失敗表示ビツトACFBもオ
ンにする。
で、同時にアクセス失敗表示ビツトACFBもオ
ンにする。
ステータス・レジスタSTRAの状態表示ビ
ツトを含めたアクセス失敗ビツトACFAがオン
であるか否かを調べる。Ｂ系も同時に同一のチ
ヤネル制御装置をアクセスすると、アクセス失
敗ビツトACFAはオンとなつている。Yesの場
合にはの処理を行い、Noであれば下記の
の処理を行う。
ツトを含めたアクセス失敗ビツトACFAがオン
であるか否かを調べる。Ｂ系も同時に同一のチ
ヤネル制御装置をアクセスすると、アクセス失
敗ビツトACFAはオンとなつている。Yesの場
合にはの処理を行い、Noであれば下記の
の処理を行う。
アクセス・ビツトACBAをオフにする。
アクセス・ビツトACBAをオフとした回数
を調べ、２回を越えているか否かを調べる。
を調べ、２回を越えているか否かを調べる。
ウエイト（待ち）時間を設定する。なお、サ
ービス・プロセツサSVPAのこのウエイト時間
は、サービス・プロセツサSVPB側のものと異
なるように設定されている。
ービス・プロセツサSVPAのこのウエイト時間
は、サービス・プロセツサSVPB側のものと異
なるように設定されている。
ウエイト時間が終了したか否かを調べる。
Yesのときは上記のの処理を行う。
Yesのときは上記のの処理を行う。
チヤネル制御装置の所望のレジスタに対する
アクセスを開始する。
アクセスを開始する。
アクセス・ビツトACBAをオフにする。
ステータス・レジスタSTRAを読取り、ア
クセスが失敗したか否かを調べる。Yesであれ
ば異常終了となり、Noであれば正常終了とな
る。このような処理は、サービス・プロセツサ
のプログラムによつて実行される。
クセスが失敗したか否かを調べる。Yesであれ
ば異常終了となり、Noであれば正常終了とな
る。このような処理は、サービス・プロセツサ
のプログラムによつて実行される。
サービス・プロセツサSVPAのの空読みのた
めにシーケンが終了した直後（未だアクセス・ビ
ツトACBAがオンされていない）にサービス・
プロセツサSVPBがの空読みを要求すると、こ
の要求は正常に実行される。この結果、アクセ
ス・ビツトACBAとACBBの両方がオンされる
が、サービス・プロセツサSVPAで、の処理
を行うことでアクセス・ビツトACBAがオフさ
れ、同様にサービス・プロセツサSVPBで、
の処理を行うことでアクセス・ビツトACBBが
オフされる。従つて、両方のサービス・プロセツ
サSVPA，SVPBが同時にチヤネル制御装置
CHCAをアクセスすると言う事態を避けること
が出来る。
めにシーケンが終了した直後（未だアクセス・ビ
ツトACBAがオンされていない）にサービス・
プロセツサSVPBがの空読みを要求すると、こ
の要求は正常に実行される。この結果、アクセ
ス・ビツトACBAとACBBの両方がオンされる
が、サービス・プロセツサSVPAで、の処理
を行うことでアクセス・ビツトACBAがオフさ
れ、同様にサービス・プロセツサSVPBで、
の処理を行うことでアクセス・ビツトACBBが
オフされる。従つて、両方のサービス・プロセツ
サSVPA，SVPBが同時にチヤネル制御装置
CHCAをアクセスすると言う事態を避けること
が出来る。
以上の説明から明らかなように、本発明によれ
ば、サービス・プロセツサが自系のチヤネル制御
装置のみでなく他系のチヤネル制御装置に対して
もサービスを行い得るようになつたマルチシステ
ムにおいて、サービス要求の競合制御に必要とさ
れる回路構成を簡単なものとすることが出来る。
ば、サービス・プロセツサが自系のチヤネル制御
装置のみでなく他系のチヤネル制御装置に対して
もサービスを行い得るようになつたマルチシステ
ムにおいて、サービス要求の競合制御に必要とさ
れる回路構成を簡単なものとすることが出来る。
第１図はマルチシステムの１例を示す図、第２
図は本発明で使用されるハードウエアの構成を示
す図、第３図は本発明の処理を説明するフローチ
ヤートである。 MACAとMACB……主記憶アクセス制御装
置、CPUAとCPUB……中央処理装置、CHCAと
CHCB……チヤネル制御装置、SVPAとSVPB…
…サービス・プロセツサ、DTR0〜o……複数個の
データ・レジスタ、BUS……バス、ANDAと
ANDB……AND回路、STRAとSTRB……ステ
ータス・レジスタ、ADRAとADRB……アドレ
ス・レジスタ、SDBAとSDBB……自系他系指定
ビツト、ACFAとACFB……アクセス失敗表示ビ
ツト、ACBAとACBB……アクセス・ビツト。
図は本発明で使用されるハードウエアの構成を示
す図、第３図は本発明の処理を説明するフローチ
ヤートである。 MACAとMACB……主記憶アクセス制御装
置、CPUAとCPUB……中央処理装置、CHCAと
CHCB……チヤネル制御装置、SVPAとSVPB…
…サービス・プロセツサ、DTR0〜o……複数個の
データ・レジスタ、BUS……バス、ANDAと
ANDB……AND回路、STRAとSTRB……ステ
ータス・レジスタ、ADRAとADRB……アドレ
ス・レジスタ、SDBAとSDBB……自系他系指定
ビツト、ACFAとACFB……アクセス失敗表示ビ
ツト、ACBAとACBB……アクセス・ビツト。
Claims (1)
- 【特許請求の範囲】 １ それぞれがサービス・プロセツサを有する２
系統の計算機システムを備え、且つ上記サービ
ス・プロセツサのそれぞれが自系のチヤネル制御
装置ばかりでなく他系のチヤネル制御装置をもア
クセスできるようになつたマルチシステムにおい
て、 一方のサービス・プロセツサ（SVPA）がアク
セス中である時にオンにセツトするアクセス・ビ
ツト（ACBA）、及び状態情報がセツトされるス
テータス・レジスタ（STRA）中に設けられ他
方のサービス・プロセツサ（SVPB）がアクセス
中であることを表示するアクセス失敗表示ビツト
（ACFA）を有し、他方のサービス・プロセツサ
（SVPB）がアクセス中である時にンにセツトす
るアクセス・ビツト（ACBB）、及び状態情報が
セツトされるステータス・レジスタ（STRB）中
に設けられ一方のサービス・プロセツサ
（SVPA）がアクセス中であることを表示するア
クセス失敗表示ビツト（ACFB）を有し、一方の
系のアクセス・ビツト（ACBA）の内容を他方
の系のアクセス失敗表示ビツト（ACFB）へ転送
するための信号線が設けられ、他方の系のアクセ
ス・ビツト（ACBB）の内容を一方の系のアク
セス失敗表示ビツト（ACFA）へ転送するための
信号線が設けられ、且つ上記サービス・プロセツ
サ（SVPA）及びサービス・プロセツサ
（SVPB）のそれぞれが、チヤネル制御装置をア
クセスする際、 (イ) 当該チヤネル制御装置のレジスタを空読みし
てステータス情報を自系のステータス・レジス
タ中に格納し、 (ロ) 上記空読みが失敗したか否かを自系のステー
タス・レジスタによりチエツクし、 (ハ) 自系のステータス・レジスタ内の状態情報が
失敗を表示していない場合には、自系のアクセ
ス・ビツトをオンとすることで他系のアクセス
失敗表示ビツトをオンにセツトし、 (ニ) 自系のアクセス・ビツトをオンした後、自系
のアクセス失敗表示ビツトをチエツクし、 (ホ) 上記(ニ)のチエツクの結果、アクセス失敗表示
ビツトが失敗を示していない場合には、アクセ
スを実行し、 (ヘ) 上記(ニ)のチエツクの結果、アクセス失敗表示
ビツトが失敗を表示している場合にはアクセ
ス・ビツトをオフし、失敗回数が所定値を越え
ている場合には異常終了とし、失敗回数が所定
値以下である場合には待時間を設定し、当該待
時間の終了後に上記(ハ)の自系のアクセス・ビツ
トをオンとする処理からを繰返す、 機能を有するように構成されていることを特徴と
する競合制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179214A JPS57101924A (en) | 1980-12-18 | 1980-12-18 | Contention controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55179214A JPS57101924A (en) | 1980-12-18 | 1980-12-18 | Contention controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101924A JPS57101924A (en) | 1982-06-24 |
| JPS6318779B2 true JPS6318779B2 (ja) | 1988-04-20 |
Family
ID=16061923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55179214A Granted JPS57101924A (en) | 1980-12-18 | 1980-12-18 | Contention controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57101924A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834856B2 (ja) * | 1975-03-17 | 1983-07-29 | 株式会社日立製作所 | キオクセイギヨソウチ |
| JPS53110440A (en) * | 1977-03-09 | 1978-09-27 | Hitachi Ltd | Prevention system for competition between processors |
| JPS5447440A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Control system for input/output device |
-
1980
- 1980-12-18 JP JP55179214A patent/JPS57101924A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101924A (en) | 1982-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4807116A (en) | Interprocessor communication | |
| US5115499A (en) | Shared computer resource allocation system having apparatus for informing a requesting computer of the identity and busy/idle status of shared resources by command code | |
| US6141715A (en) | Method and system for avoiding live lock conditions on a computer bus by insuring that the first retired bus master is the first to resubmit its retried transaction | |
| US5784617A (en) | Resource-capability-based method and system for handling service processor requests | |
| EP0397476B1 (en) | Error logging data storing system | |
| US4930069A (en) | Mechanism and method for transferring data between bus units having varying master and slave DMA capabilities | |
| JPH01200466A (ja) | データ処理システム | |
| US5029074A (en) | Bus adapter unit for digital processing system | |
| US5204954A (en) | Remote storage management mechanism and method | |
| US5708784A (en) | Dual bus computer architecture utilizing distributed arbitrators and method of using same | |
| EP0297931B1 (en) | Bus adapter unit for digital data processing system | |
| JP3052857B2 (ja) | クラスタ間共有メモリアクセス方式 | |
| JP2979771B2 (ja) | 情報処理装置及びそのバス制御方法 | |
| JPS623361A (ja) | ステ−タス通報方式 | |
| JP2813182B2 (ja) | マルチプロセッサコンピュータ複合装置 | |
| JPS6318779B2 (ja) | ||
| JPH0844662A (ja) | 情報処理装置 | |
| JPS593775B2 (ja) | バス要求処理装置 | |
| JPS62546B2 (ja) | ||
| EP0088838B1 (en) | Input/output multiplexer | |
| JP2000003287A (ja) | 共有リソースの排他制御装置、排他制御方法及び排他制御プログラムを記録した記録媒体 | |
| JP3273191B2 (ja) | データ転送装置 | |
| JPH0137782B2 (ja) | ||
| JP3465161B2 (ja) | メモリ・カード・インタフェース方法 | |
| JP2825589B2 (ja) | バス制御方式 |