JPS6320086B2 - - Google Patents
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- Publication number
- JPS6320086B2 JPS6320086B2 JP54134222A JP13422279A JPS6320086B2 JP S6320086 B2 JPS6320086 B2 JP S6320086B2 JP 54134222 A JP54134222 A JP 54134222A JP 13422279 A JP13422279 A JP 13422279A JP S6320086 B2 JPS6320086 B2 JP S6320086B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- power supply
- voltage
- output
- overvoltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、入力多重化電源装置に関する。
二つの交流入力を整流して出力を合流させ、そ
の結果として電源電圧を得る従来の入力２重化電
源装置の構成図を第１図に示す。図で、１０，２
０はそれぞれ別系統の交流電源に接続される入力
端子、３０，３１は上記入力端子１０，２０を介
して得られる交流電圧を整流する整流回路であ
り、この２つの整流回路出力を合流させて、出力
端子４０から直流電源電圧を取り出すようにして
いる。整流回路３０，３０はそれぞれダイオード
１１，１２，１３，１４，１５，１６，２１，２
２，２３，２４，２５，２６をもつて構成されて
いる。更に、入力電圧の不足、しや断による負荷
の動作停止を防ぐために実開昭53−161231号公報
に示されているごとく、２つ以上の入力源に対し
て各々直流制御電源（AVR）を介して安定させ
たあと、ダイオードを介してつきあわせて多重化
を図る多重直流電源の保護装置があるがAVRの
出力電位がダイオードでの電圧降下を無視できな
い様な低電圧の場合、つき合わせ後の出力電圧の
安定度が計れないという欠点を有する。上記欠点
をなくすためには、AVRの前段で入力の多重化
を計る必要がある。
の結果として電源電圧を得る従来の入力２重化電
源装置の構成図を第１図に示す。図で、１０，２
０はそれぞれ別系統の交流電源に接続される入力
端子、３０，３１は上記入力端子１０，２０を介
して得られる交流電圧を整流する整流回路であ
り、この２つの整流回路出力を合流させて、出力
端子４０から直流電源電圧を取り出すようにして
いる。整流回路３０，３０はそれぞれダイオード
１１，１２，１３，１４，１５，１６，２１，２
２，２３，２４，２５，２６をもつて構成されて
いる。更に、入力電圧の不足、しや断による負荷
の動作停止を防ぐために実開昭53−161231号公報
に示されているごとく、２つ以上の入力源に対し
て各々直流制御電源（AVR）を介して安定させ
たあと、ダイオードを介してつきあわせて多重化
を図る多重直流電源の保護装置があるがAVRの
出力電位がダイオードでの電圧降下を無視できな
い様な低電圧の場合、つき合わせ後の出力電圧の
安定度が計れないという欠点を有する。上記欠点
をなくすためには、AVRの前段で入力の多重化
を計る必要がある。
以上の構成の電源装置に対する入力端子１０，
２０に接続する交流電源の一例を第２図に示す。
この図で、交流電源５０，５１は中央接地形のス
ター結線の電源である。かかる構成の交流電源５
０，５１の事例では、出力端子４０からは比較的
安定した直流出力電圧が得られることが確認され
ている。具体的には十分に実用にたえうるピーク
電圧は、入力電圧の実効電圧Ｅの√２倍なる整流
電圧となる。然るに、現場での実装条件や回路条
件等によつては、デルタ結線の交流電源を入力端
子１０，２０に交流電源として接続する事例があ
る。このデルタ結線の交流電源を使用する従来例
を第３図に示す。この図はデルタ結線の交流電源
６０，６１を入力端子１０，２０に接続させた構
成としている。然るに、交流電源６０，６１は中
点接地されていないため、入力電源の２系統以上
の１線又は１線以上に接地インピーダンス８０，
８１が存在すると、出力端子４０から異常に高い
出力電圧が発生することがあつた。尚、図で７０
はダミー抵抗であり、異常電圧が発生した場合、
この異常電圧に伴う過電流を該抵抗７０を介して
流すことによつて、異常電圧をある程度抑制する
働きをなす。しかしながら、ダミー抵抗７０を設
けても、本質的に異常電圧の解消は不可能であつ
た。以上の異常電圧発生経過を以下、詳述する。
２０に接続する交流電源の一例を第２図に示す。
この図で、交流電源５０，５１は中央接地形のス
ター結線の電源である。かかる構成の交流電源５
０，５１の事例では、出力端子４０からは比較的
安定した直流出力電圧が得られることが確認され
ている。具体的には十分に実用にたえうるピーク
電圧は、入力電圧の実効電圧Ｅの√２倍なる整流
電圧となる。然るに、現場での実装条件や回路条
件等によつては、デルタ結線の交流電源を入力端
子１０，２０に交流電源として接続する事例があ
る。このデルタ結線の交流電源を使用する従来例
を第３図に示す。この図はデルタ結線の交流電源
６０，６１を入力端子１０，２０に接続させた構
成としている。然るに、交流電源６０，６１は中
点接地されていないため、入力電源の２系統以上
の１線又は１線以上に接地インピーダンス８０，
８１が存在すると、出力端子４０から異常に高い
出力電圧が発生することがあつた。尚、図で７０
はダミー抵抗であり、異常電圧が発生した場合、
この異常電圧に伴う過電流を該抵抗７０を介して
流すことによつて、異常電圧をある程度抑制する
働きをなす。しかしながら、ダミー抵抗７０を設
けても、本質的に異常電圧の解消は不可能であつ
た。以上の異常電圧発生経過を以下、詳述する。
交流電源６０，６１の接地インピーダンス８
０，８１の値をZ〓c、Z〓c′とし、交流電源６０での
ca，ab，bcの線間電圧Ｅ〓ca，E〓ab，E〓bcを とし、交流電源６１でのc′a′，a′b′，b′c′の線間
電
圧E〓c′a′，E〓a′b′，E〓b′c′を とする。
０，８１の値をZ〓c、Z〓c′とし、交流電源６０での
ca，ab，bcの線間電圧Ｅ〓ca，E〓ab，E〓bcを とし、交流電源６１でのc′a′，a′b′，b′c′の線間
電
圧E〓c′a′，E〓a′b′，E〓b′c′を とする。
説明の都合上、E〓ca，E〓c′a′の各相を取り出して
等価回路を示したものが第４図である。
等価回路を示したものが第４図である。
今、VZc＞E〓c′a′の時
となり、VZc＜E〓c′a′の時、
VD＝E〓ca ………(4)
となる。但し、R〓Lはダミー抵抗７０の値である。
(3)式の最大値VDnaxは、(2)式のθ＝πの時であり、 となる。以上の(4)、(5)式をグラフで示したものが
第５図である。この図から明らかなように、整流
出力ピーク電圧VDnaxが√２Ｅとなる時のインピ
ーダンスをZ〓とする時、接地インピーダンス８
０，８１の和（Z〓c＋Z〓c′）が上記インピーダンスZ
〓
と比べて大きいか小さいかによつて、ピーク電圧
VDnaxの大きさが大きく変つてくる。即ち、Z〓c＋
Z〓c′＜Z〓の時には、√２Ｅより大となり、最大で
は２√２Ｅにも達し、過大な出力電圧が発生する
ことになる。以上の関係は２重化以上の多重化に
もあてはまる。なお、実開昭53−161231号公報に
示されるような一系統の多重直流電源では上記の
ような接地異常による過電圧の問題は発生しな
い。
(3)式の最大値VDnaxは、(2)式のθ＝πの時であり、 となる。以上の(4)、(5)式をグラフで示したものが
第５図である。この図から明らかなように、整流
出力ピーク電圧VDnaxが√２Ｅとなる時のインピ
ーダンスをZ〓とする時、接地インピーダンス８
０，８１の和（Z〓c＋Z〓c′）が上記インピーダンスZ
〓
と比べて大きいか小さいかによつて、ピーク電圧
VDnaxの大きさが大きく変つてくる。即ち、Z〓c＋
Z〓c′＜Z〓の時には、√２Ｅより大となり、最大で
は２√２Ｅにも達し、過大な出力電圧が発生する
ことになる。以上の関係は２重化以上の多重化に
もあてはまる。なお、実開昭53−161231号公報に
示されるような一系統の多重直流電源では上記の
ような接地異常による過電圧の問題は発生しな
い。
本発明の目的は、出力の過電圧発生時にはこれ
を検出して負荷であるAVR等の装置保護を行わ
しめるようにした入力多重化電源装置を提供しよ
うとするものである。
を検出して負荷であるAVR等の装置保護を行わ
しめるようにした入力多重化電源装置を提供しよ
うとするものである。
本発明の要旨は、出力の過電圧を検出し、この
検出結果に基づき多重化された交流電源入力の該
当入力を遮断せしめるようにした点にある。以
下、図面により本発明を詳述する。
検出結果に基づき多重化された交流電源入力の該
当入力を遮断せしめるようにした点にある。以
下、図面により本発明を詳述する。
第６図は本発明の実施例を示す図である。本実
施例の特徴は、各入力電源側に遮断器９７，９８
を設けたこと、及び出力電圧が過大になつたこと
を検出する過電圧検出回路９０を設けたこと、更
にこの過電圧検出回路９０で過電圧検出を行つた
場合、各遮断器９７，９８に遮断指令を与えて交
流電源の入力を遮断させる遮断回路９５，９６を
設けたことにある。
施例の特徴は、各入力電源側に遮断器９７，９８
を設けたこと、及び出力電圧が過大になつたこと
を検出する過電圧検出回路９０を設けたこと、更
にこの過電圧検出回路９０で過電圧検出を行つた
場合、各遮断器９７，９８に遮断指令を与えて交
流電源の入力を遮断させる遮断回路９５，９６を
設けたことにある。
かかる構成で過電圧を過電圧検出器９０で検出
した時には、過電圧検出信号９１，９２が発生
し、遮断回路９５，９６を作動させ、対応する遮
断器９７，９８を遮断させる。これによつて、出
力から過電圧が発生することを防止でき、出力側
の負荷への悪影響を防止できた。尚、過電圧検出
時には、必ずしも両交流電源入力をロツクする必
要はない。これは、完全に電源停止になることを
防止するためであり、また、一方の電源入力停止
のみで異常電圧の発生を防止できるからである。
ダミー抵抗７０の値としては、入力交流電圧
200V、２入力の規定接地インピーダンスを日本
電子工業技術基準ACZ002の接地電流15ｍＡ、即
ち接地抵抗13.4KΩにすると、RL＞20KΩにてダ
ミー抵抗本来の機能である過電圧防止が可能とな
る。
した時には、過電圧検出信号９１，９２が発生
し、遮断回路９５，９６を作動させ、対応する遮
断器９７，９８を遮断させる。これによつて、出
力から過電圧が発生することを防止でき、出力側
の負荷への悪影響を防止できた。尚、過電圧検出
時には、必ずしも両交流電源入力をロツクする必
要はない。これは、完全に電源停止になることを
防止するためであり、また、一方の電源入力停止
のみで異常電圧の発生を防止できるからである。
ダミー抵抗７０の値としては、入力交流電圧
200V、２入力の規定接地インピーダンスを日本
電子工業技術基準ACZ002の接地電流15ｍＡ、即
ち接地抵抗13.4KΩにすると、RL＞20KΩにてダ
ミー抵抗本来の機能である過電圧防止が可能とな
る。
本実施例では三相入力について述べたが相数が
１以上であれば全てに応用できる。また、二重化
入力について述べたが三重化以上の多重について
も応用できる。
１以上であれば全てに応用できる。また、二重化
入力について述べたが三重化以上の多重について
も応用できる。
本発明によれば中点接地でない入力電源を受電
し二重化入力を行うことができ内部に絶縁トラン
ス不要の軽量で安価な二重化入力電源を得ること
ができる。
し二重化入力を行うことができ内部に絶縁トラン
ス不要の軽量で安価な二重化入力電源を得ること
ができる。
第１図は入力２重化電源の構成図、第２図、第
３図はその具体例図、第４図は等価回路図、第５
図は接地インピーダンスと整流出力ピーク電圧と
の関係図、第６図は本発明の実施例図である。 ３０，３１……整流回路、９０……過電圧検出
回路、９５，９６……遮断器遮断回路、９７，９
８……遮断器。
３図はその具体例図、第４図は等価回路図、第５
図は接地インピーダンスと整流出力ピーク電圧と
の関係図、第６図は本発明の実施例図である。 ３０，３１……整流回路、９０……過電圧検出
回路、９５，９６……遮断器遮断回路、９７，９
８……遮断器。
Claims (1)
- １ ２系統以上の交流入力を個別整流する手段
と、該個別整流された各整流電圧をつき合わせて
整流出力を得る手段と、該整流出力を入力とし直
流安定化出力を得る直流制御手段と、上記各系統
の交流入力の１線以上が同時に接地された際の上
記整流出力の過大電圧を検出する過電圧検出器
と、該過電圧検出器で過電圧を検出した時に該検
出器の出力によつて上記各系統からの少なくとも
一方の入力を遮断させる入力遮断手段を有するこ
とを特徴とした入力多重化電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422279A JPS5658727A (en) | 1979-10-19 | 1979-10-19 | Input multiplexing power source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422279A JPS5658727A (en) | 1979-10-19 | 1979-10-19 | Input multiplexing power source |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658727A JPS5658727A (en) | 1981-05-21 |
| JPS6320086B2 true JPS6320086B2 (ja) | 1988-04-26 |
Family
ID=15123266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13422279A Granted JPS5658727A (en) | 1979-10-19 | 1979-10-19 | Input multiplexing power source |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5658727A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53161231U (ja) * | 1977-05-26 | 1978-12-16 |
-
1979
- 1979-10-19 JP JP13422279A patent/JPS5658727A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5658727A (en) | 1981-05-21 |
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