JPS632161B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は選択増幅回路、特に２又はそれ以上の
入力信号を選択的に増幅するプツシユ・プル増幅
回路に関する。

２以上の電気的に異つた性質の入力信号、例え
ば400MHz以上の広帯域信号と低周波信号を、共
通の増幅回路で選択的に増幅する必要が往々にし
てある。このような増幅回路としては、特に広帯
域入力信号を損失なく増幅することが肝要であ
る。従来、信号路に直列にスイツチを挿入した
り、或いは２以上の信号路を並列接続したりし
て、２以上の信号を広帯域増幅回路で選択的に増
幅する方式があるが、帯域幅が必ずしも充分では
なく且つ回路構成が複雑になるという欠点があつ
た。

したがつて、本発明の目的は、広帯域増幅回路
の機能を保持する一方、２以上の入力信号を簡単
な回路構成により選択増幅する選択増幅回路を提
供することである。

本発明の他の目的は、信号路に直列にスイツチ
を挿入したり、或いは２以上の信号路を並列接続
したりする従来の回路構成を採用しない選択増幅
回路を提供することである。

本発明に係る選択増幅回路を説明する前に、本
発明が応用される１例として、波形記憶機能を有
する新設計のオシロスコープを、第１図のブロツ
ク図を参照して説明する。第１図において、入力
端子１０に印加された入力信号は、ステツプ減衰
器等で構成される入力回路１１、入力緩衝増幅回
路１２、垂直軸（以下、単に垂直とする）増幅回
路１３、垂直スイツチ回路１４、遅延回路１５、
及び垂直出力増幅回路１６を介して、陰極線管
（CRT）１７の垂直偏向板（図示せず）に印加さ
れる。のこぎり波発生器１９は、緩衝増幅回路１
２からの内部信号、或いは外部トリガ入力端子１
８からの外部信号に同期してのこぎり波信号を発
生する。のこぎり波信号は、水平時間軸（以下、
単に水平とする）緩衝増幅回路２０、水平スイツ
チ回路２１、及び水平出力増幅回路２２を介し
て、CRT１７の垂直偏向板（図示せず）に印加
される。垂直増幅回路１３の出力信号の一部は、
増幅回路２３を介して垂直サンプリング回路２５
に印加され、同時に、水平緩衝増幅回路２０の出
力信号の一部は、増幅回路２４を介して水平サン
プリング回路２６に印加される。パルス発生回路
２７はサンプリングパルスを、垂直サンプリング
回路２５に印加すると共に、遅延回路２８を介し
て水平サンプリング回路２６にも印加する。垂直
及び水平サンプリング回路２５，２６から夫々出
力するサンプル信号は、スイツチ回路（或いはマ
ルチプレクサ）２９でマルチプレツクスされ、ア
ナログ・デジタル変換器（ADC）３０でデジタ
ル変換された後、デジタル化された水平時間軸デ
ータによつて定まる記憶装置３１の所定位置に記
憶される。記憶装置３１に記憶された波形情報
は、任意の時間に読み出され、デジタル・アナロ
グ変換器（DAC）３２でアナログ変換された後、
スイツチ回路３３，３４を介して夫々垂直及び水
平出力増幅器１６，２２に印加される。尚、スイ
ツチ回路１４，２１，３３，３４は、スイツチ制
御論理回路３５によつて制御される。

通常のオシロスコープは、回路１１，１２，１
３，１５，１６，１９，２０，２２及びCRT１
７で構成され、入力端子１０に印加される入力信
号をCRT１７の表示スクリーン上に表示する。
一方、CRTを用いたデジタル波形記憶装置は、
回路１１，１２，１６，１９，２０，２２，２
３，２４，２５，２６，２７，２８，２９，３
０，３１，３２，３３，３４，３５及びCRT１
７で構成される。上述のオシロスコープ及びデジ
タル波形記憶装置は、独立して動作できる外に、
入力信号を実時間で表示すると共に記憶されてい
る入力信号を時分割で表示可能である。

第１図のオシロスコープ部分は当業者には周知
なので、詳細な説明は省略する。デジタル波形記
憶装置を構成する垂直及び水平サンプリング回路
２５，２６は、夫々パルス発生器２７の制御下
で、入力信号及びのこぎり波信号をサンプリング
し、サンプル信号を夫々の記憶回路（図示せず、
通常は小容量のコンデンサ）に一時的に保持す
る。サンプリング回路２５，２６からのサンプル
信号は、スイツチ回路２９において一定速度（例
えば、周期1μs）でマルチプレツクスされ、ADC
３０でデジタル変換後記憶装置３１の適当な記憶
位置に順次記憶される。記憶装置３１内のデジタ
ルデータは、必要時に読み出され、DAC３２に
おいて垂直及び水平アナログ信号に変換された後
に、夫々垂直及び水平出力増幅器１６，２２に印
加される。尚、図示してないが、DAC３２から
のアナログ信号は、ベクトル発生器を用い、複数
の点（ドツト）或いは複数の短かい線分でCRT
１７のスクリーン上に表示される。

記憶された入力信号と共に、入力信号を実時間
で同時にCRT１７に表示する時分割モードでは、
スイツチ制御論理回路３５は、スイツチ回路１
４，２１及び別のスイツチ回路３３，３４を交互
に切り換える。即ち、実時間で入力信号を表示す
る期間は、スイツチ回路３３，３４によつて
DAC３２の出力を接地側にバイパスすると共に、
スイツチ回路１４，２１を開く。一方、記憶装置
３１に記憶された波形を表示する期間は、スイツ
チ回路１４，２１を閉じると共に、スイツチ回路
３３，３４を切り換えてDAC３２の出力を出力
増幅器１６，２２に印加する。遅延回路１５は、
実時間モードにおいて、高速のパルス波形の前縁
部をCRT１７に表示するためのものであり、記
憶波形表示モードでは同様の目的のために遅延回
路２８を設けている。

第１図に示す垂直軸の出力増幅回路１６は、
500MHz以上の周波数成分を含む実時間広帯域信
号と、記憶装置３１からDAC３２を介して印加
される比較的低速の信号とを選択的に増幅する必
要があるが、本発明の選択増幅回路を、上記の出
力増幅回路１６に用いれば非常に好都合である。
第２図は、本発明を第１図の増幅回路１６に応用
した場合の１例を示す。

第２図に示した増幅回路１６は、本出願人が特
許権を有する所謂Ftダブラ増幅回路（特公昭50
−26899号）を基礎とした回路である。第１トラ
ンジスタ（以下、トランジスタをTRとする）対
４４，４５及び第2TR対４６，４７は、Ftダブ
ラ増幅回路を構成し、入力端子４０，４１を介し
て夫々第1TR４４，４６のベースにに印加され
るプツシユ・プル第１入力信号の夫々半分を増幅
する。第1TR４４，４６のベースは、夫々抵抗
器４８，４９を介して、正電圧源Ｖ＋に接続し、
一方、第2TR４５，４７のベースは直結して正
電圧源Ｖ＋に接続している。第1TR対４４，４
５のエミツタは抵抗器５０を介して接続し、TR
４４のエミツタは抵抗器５２を介して接地してい
る。第2TR対４６，４７のエミツタは、抵抗器
５１を介して接続し、TR４６のエミツタは抵抗
器５３を介して接地している。第1TR対４４，
４５及び第2TR対４６，４７のコレクタは、コ
レクタ出力を加算するように同相で、出力端子４
２，４３に交差接続している。

第2TR４５，４７のエミツタは、夫々抵抗器
５６，５７を介して第3TR対５４，５５のコレ
クタに接続し、第3TR対５４，５５のエミツタ
は、抵抗器５８を介して接続すると共に、夫々抵
抗器５９，６０を介して負電圧源Ｖ−に接続して
いる。TR５４のベースは、本実施例ではシング
ル・エンドの入力信号である第２入力信号が印加
される第２入力端子６１に接続し、TR５５のベ
ースは接地している。第２入力端子６１は、例え
ば電界効果型TRで構成される公知のスイツチ３
３を介して接地している。スイツチ１４は、第１
入力端子４０，４１の間に直列接続したダイオー
ド６２，６３を有し、ダイオード６２，６３の接
続点はスイツチ駆動TR６４と抵抗分圧器６８，
６９に接続している。第１図のスイツチ制御論理
回路３５からの制御信号は、駆動TR６４のベー
スに接続した制御端子６５に印加される。

以下、第２図の回路の動作について説明する。
第3TR対５４，５５は、スイツチ３３がオンの
場合には、第2TR４５，４７のエミツタに一定
電流を流す１対の定電流源として動作する。電圧
源Ｖ＋、Ｖ−及び抵抗器５２，５３，５９，６０
の抵抗値は、抵抗器５２，５３，５６，５７の
夫々に実質上等しい電流が流れるように決定され
る。第１入力端子４０，４１に印加された入力信
号を第1TR４４，４６に加える場合は、制御端
子６５には低電圧或いは負電圧の制御信号を印加
して、駆動TR６４をオフすることによつてスイ
ツチング・ダイオード６２，６３をオフに維持す
る。第１入力端子４０に加わる入力信号電圧が高
くなるに従つて、抵抗器５０を介してTR４５に
流入するTR４４のコレクタ電流が増大するの
で、TR４５のコレクタ電流が減少する。第１入
力端子４０及び４１に入力する信号は、プツシ
ユ・プル入力信号なので、入力端子４１に印加さ
れる信号電圧は、入力端子４０に印加される信号
電圧が高くなるにつれて低くなる。したがつて、
TR４６のコレクタ電流は減少し、TR４７のコ
レクタ電流は増加する。つまり、上述のコレクタ
電流を、第２図に示すように加えると、出力端子
４２から得られるコレクタ電流は２倍で増加し、
一方、出力端子４３からのコレクタ電流は２倍で
減少するので、この増幅回路の出力電流利得が１
となる増幅回路の帯域幅即ちFtは約２倍に拡大
する。第２図で説明したFtダブラの動作の詳細
は、前述した特公昭50−26899号を参照されたい。

ところで、制御端子６５に印加される制御信号
の電圧が高く（或は正に）なり且つスイツチ３３
がオフすると、スイツチ駆動TR６４及びスイツ
チング・ダイオード６２，６３がオンするので第
１入力端子４０，４１が短絡され、第２入力端子
に加わる第２入力信号がTR５４のベースに印加
される。第3TR対５４，５５は、第２入力信号
をプツシユ・プルのコレクタ出力に変換し、TR
５４，５５のコレクタ出力は夫々TR４５，４７
のエミツタに供給される。この場合、TR４４乃
至４７は総てオンの状態であるが、抵抗器５０，
５１の存在及びTR４５，４７の低エミツタ・イ
ンピーダンスのために、第3TR対５４，５５の
コレクタ電流は、TR４５，４７を介してその
まゝ夫々出力端子４３，４２から取り出される。
上述の状態では、TR５４，５５，４５，４７は
周知のカスコード接続の増幅回路を構成する。

このように、第２図の増幅回路１６、即ち本発
明に係る選択増幅回路は、スイツチ１４及び３３
の制御下で、プツシユ・プルの第１入力信号及び
第２入力信号を選択的に増幅できる。本発明に係
る選択増幅回路は、第1TR対４４，４５、第
2TR対４６，４７、及びその他の受動素子でFt
ダブラ回路を構成するので、帯域幅の広い第１入
力信号を損失なく増幅できる。尚、必要があれ
ば、第１及び第２入力信号を同時に増幅すること
も可能である。

第３図は、本発明に係る選択増幅回路の他の実
施例を示す回路図である。本実施例によれば３入
力信号を選択的に増幅可能である。尚、煩雑さを
避けるため、第３図の回路素子で第２図と同一の
素子には、第２図で用いた参照番号を付してあ
る。第３図の回路は、第２図の第3TR対５４，
５５の前段に新たに増幅回路７２を設けた点を除
けば、第２図の回路に類似している。増幅回路７
２は、第３入力端子７３、制御端子７４、TR７
５〜７９、抵抗器８０〜１０１、ポテンシヨメー
タ１０２等から構成される。TR７５は制御可能
な電流源であり、TR７６〜７９は、第３入力端
子７３に印加される第３入力信号に対しては２段
の差動増幅器として作用する。第３及び第２入力
信号は、本実施例では、夫々補助垂直信号及び第
１図のDAC３２の出力であるアナログ信号であ
る。

制御端子７４には、第２入力信号或いは第３入
力信号のいずれを選択増幅するかを決定する制御
信号が印加される。制御端子７４に印加される制
御信号が高レベルになると、TR７５のエミツタ
電圧は実質上零となるのでTR７６，７７は不動
作状態に維持される。したがつて、第３入力信号
は後段のTR７８，７９，５４，５５及びFtダブ
ラ増幅回路には到達しない。しかし、第２入力信
号の増幅のため、TR７５は導通状態にあつて第
3TR対５４，５５のベースにバイアス電圧を加
えている。ポテンシヨメータ１０２は、第２入力
信号を増幅する増幅回路の中央レベル調整用であ
り、可変抵抗器９９は出力端子４２′，４３′に表
われる第２入力信号のレベルを制御する抵抗減衰
器の１部を構成する。一方、制御端子７４に印加
される制御信号が低レベルなると、TR７６，７
７が動作状態となり第３入力信号を増幅すると共
に、スイツチ３３がオンして第２入力信号を接地
側に側路する。第3TR対５４，５５ののコレク
タが夫々コンデンサ１０３，１０４を介して接地
しているのは、第２及び第３入力信号に対する増
幅回路の周波数特性を所望値にするためである。
抵抗器５６とコンデンサ１０３、及び抵抗器５７
とコンデンサ１０４の時定数によつて、増幅回路
の上限遮断周波数が決定される。Ftダブラ増幅
回路内のベースを直結したTR７０，７１は、
TR４４〜４７のコレクタ電流を加算する加算増
幅器であり、そのコレクタ電圧は印加される入力
信号の変化に拘らず一定値に維持される。

以上の説明から明らかなように、本発明に係る
選択増幅回路は、Ftダブラ増幅回路に新たに増
幅回路を付加して、Ftダブラ増幅回路の広帯域
増幅特性を維持しつつ、２以上の入力信号を選択
的に増幅し、更に上記の付加増幅回路の前段に他
の増幅回路を設けて３入力信号を選択的に増幅す
ることができる。付加された増幅回路に印加され
る入力信号の周波数応答特性は、付加増幅回路に
受動素子回路網を挿入することによつて容易に変
更できる。したがつて、本発明の選択増幅回路
は、広帯域信号及び１以上の他の低周波信号を選
択増幅するのに非常に好都合である。

以上、本発明の好適な実施例を説明したが、当
業者は用途に応じて上述の実施例の変形変更を行
うことができる。

【図面の簡単な説明】

第１図は本発明の選択増幅回路が応用されるデ
ジタル波形記憶機能を有するオシロスコープの簡
略ブロツク図、第２図は本発明の選択増幅回路の
一実施例を示す回路図、第３図は本発明の選択増
幅回路の他の実施例を示す回路図である。 ４４，４５……第１トランジスタ対、４６，４
７……第２トランジスタ対、５４，５５……第３
トランジスタ対。

Claims (1)

1. 【特許請求の範囲】 １ 第１、第２、第３及び第４トランジスタを含
   み、第１及び第２トランジスタのエミツタをエミ
   ツタ抵抗を介して相互接続し、第３及び第４トラ
   ンジスタのエミツタをエミツタ抵抗を介して相互
   接続し、第２及び第３トランジスタのベースを基
   準電圧源に接続し、第１及び第４トランジスタの
   ベースを第１差動入力信号が入力される第１入力
   端子とし、第１乃至第４トランジスタのコレクタ
   を同相関係で１対の出力端子に接続した増幅器
   と、 コレクタを夫々上記第２及び第３トランジスタ
   のエミツタに接続し、ベースを第２入力信号が入
   力される第２入力端子となすエミツタ結合の第５
   及び第６トランジスタと、 上記第１及び第２入力端子に夫々接続され上記
   第１又は第２入力信号のうち選択されない信号を
   側路する第１及び第２スイツチ手段と を具えることを特徴とする選択増幅回路。