JPS6321996B2 - - Google Patents
Info
- Publication number
- JPS6321996B2 JPS6321996B2 JP13050380A JP13050380A JPS6321996B2 JP S6321996 B2 JPS6321996 B2 JP S6321996B2 JP 13050380 A JP13050380 A JP 13050380A JP 13050380 A JP13050380 A JP 13050380A JP S6321996 B2 JPS6321996 B2 JP S6321996B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control signal
- state
- memory
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は連想記憶回路に関し、更に具体的には
３値信号を記憶し、記憶内容を２値信号により連
想的に読出すことができ、プログラム可能な論理
アレイを構成する記憶セルに好適ならしめる三状
態連想記憶回路に関する。
３値信号を記憶し、記憶内容を２値信号により連
想的に読出すことができ、プログラム可能な論理
アレイを構成する記憶セルに好適ならしめる三状
態連想記憶回路に関する。
プログラム可能な論理アレイ（以下PLAと略
記する）は、基本的にはANDアレイおよびORア
レイと呼ばれる２つのダイオードマトリツクスで
構成されて、これらのダイオードの配置を選択す
ることによつて任意の論理機能を実現させること
のできる汎用論理集積回路である。論理式を積和
形表現にし、そのままの形で記憶することのでき
る半導体記憶装置であるともいえて論理式を効率
良く記憶するための記憶構造に特徴がある。
記する）は、基本的にはANDアレイおよびORア
レイと呼ばれる２つのダイオードマトリツクスで
構成されて、これらのダイオードの配置を選択す
ることによつて任意の論理機能を実現させること
のできる汎用論理集積回路である。論理式を積和
形表現にし、そのままの形で記憶することのでき
る半導体記憶装置であるともいえて論理式を効率
良く記憶するための記憶構造に特徴がある。
積項を記憶するANDアレイは連想記憶装置に
なつている。しかも、その記憶の単位となるの
は、論理的に０か１あるいは０又は１のいずれで
もよいという３つの状態を表わす３値信号であつ
て、この３値信号の記憶は、２個のダイオードの
組合せによつて形成されている。
なつている。しかも、その記憶の単位となるの
は、論理的に０か１あるいは０又は１のいずれで
もよいという３つの状態を表わす３値信号であつ
て、この３値信号の記憶は、２個のダイオードの
組合せによつて形成されている。
一般に記憶装置には、固定記憶と書込み可能な
記憶とがある。市販されているPLAは固定記憶
式である。特にフイールドPLAと呼ばれるもの
の一例では、ANDアレイ、ORアレイのダイオー
ドマトリツクスに、各ダイオードに直列接続され
たヒユーズが設けられていて、これらのヒユーズ
を任意に選んで溶断できるようにしてある。ヒユ
ーズを溶断するには特別の書込み装置を必要とす
るがこれにより、適当なダイオードの配列組合せ
を決めることができて、所望の論理式が固定的に
記憶される。
記憶とがある。市販されているPLAは固定記憶
式である。特にフイールドPLAと呼ばれるもの
の一例では、ANDアレイ、ORアレイのダイオー
ドマトリツクスに、各ダイオードに直列接続され
たヒユーズが設けられていて、これらのヒユーズ
を任意に選んで溶断できるようにしてある。ヒユ
ーズを溶断するには特別の書込み装置を必要とす
るがこれにより、適当なダイオードの配列組合せ
を決めることができて、所望の論理式が固定的に
記憶される。
これらのヒユーズはそれと同じ役割をするフリ
ツプフロツプとゲート回路とに置替えることがで
きるので、このPLAを書込み可能な記憶式とす
ることはできる。この方法で３値信号を記憶する
には、前述のように２つのダイオードの組合せに
よるので、従つてそれらを制御する２個のフリツ
プフロツプが必要である。通常、２個のフリツプ
フロツプでは４つの状態が記憶できることを考え
れば、これはANDアレイにとつて冗長であり、
効率の悪い記憶方法である。回路構成に無駄があ
るといえる。
ツプフロツプとゲート回路とに置替えることがで
きるので、このPLAを書込み可能な記憶式とす
ることはできる。この方法で３値信号を記憶する
には、前述のように２つのダイオードの組合せに
よるので、従つてそれらを制御する２個のフリツ
プフロツプが必要である。通常、２個のフリツプ
フロツプでは４つの状態が記憶できることを考え
れば、これはANDアレイにとつて冗長であり、
効率の悪い記憶方法である。回路構成に無駄があ
るといえる。
本来、PLAは集積化に適した構造をした素子
である。しかし、従来技術により書込み可能な
PLAを構成すると、上述のような理由で回路規
模が増大するため、大規模な集積化が不可能とな
る。
である。しかし、従来技術により書込み可能な
PLAを構成すると、上述のような理由で回路規
模が増大するため、大規模な集積化が不可能とな
る。
本発明の目的は、上記事情に鑑みて、３値信号
が効率良く記憶されてかつ連想的に読出され、比
較的少ない回路量で構成されて、PLA等を構成
する記憶素子に好適な三状態連想記憶回路を提供
することである。
が効率良く記憶されてかつ連想的に読出され、比
較的少ない回路量で構成されて、PLA等を構成
する記憶素子に好適な三状態連想記憶回路を提供
することである。
本発明によれば、第一の制御信号とその否定信
号でありかつ予じめ決められた時間だけ遅延させ
られた第二の制御信号とを供給する手段と、外部
から入力される第一、第二の書込み入力信号をそ
れぞれに前記第二の制御信号によりゲートする第
一、第二のゲート回路と、前記第一、第二のゲー
ト回路の出力信号および前記第一の制御信号をそ
れぞれの入力とすると共に互いに他の出力信号を
入力として帰還ループを形成する第三、第四、第
五のゲート回路と、外部から入力される論理入力
信号により前記帰還ループに記憶される状態を予
じめ決められた規則で連想的に読出す手段とを備
えた三状態連想回路が得られる。
号でありかつ予じめ決められた時間だけ遅延させ
られた第二の制御信号とを供給する手段と、外部
から入力される第一、第二の書込み入力信号をそ
れぞれに前記第二の制御信号によりゲートする第
一、第二のゲート回路と、前記第一、第二のゲー
ト回路の出力信号および前記第一の制御信号をそ
れぞれの入力とすると共に互いに他の出力信号を
入力として帰還ループを形成する第三、第四、第
五のゲート回路と、外部から入力される論理入力
信号により前記帰還ループに記憶される状態を予
じめ決められた規則で連想的に読出す手段とを備
えた三状態連想回路が得られる。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示す回路図であ
る。１０は書込みのタイミングを調整する制御信
号を供給する手段であり、遅延回路１１とインバ
ータ１２により成る。制御信号線１０１を通じて
書込み制御信号Ｗが入力され、一方にはインバー
タ１２を介して反転された信号W1が出力され、
他方には遅延回路１１を介して一定時間遅延させ
られた信号W2が出力される。W1は第一の制御信
号、W2はW1の否定信号でかつ一定時間の遅れを
持つ第二の制御信号である。
る。１０は書込みのタイミングを調整する制御信
号を供給する手段であり、遅延回路１１とインバ
ータ１２により成る。制御信号線１０１を通じて
書込み制御信号Ｗが入力され、一方にはインバー
タ１２を介して反転された信号W1が出力され、
他方には遅延回路１１を介して一定時間遅延させ
られた信号W2が出力される。W1は第一の制御信
号、W2はW1の否定信号でかつ一定時間の遅れを
持つ第二の制御信号である。
２１，２２は第一、第二のゲート回路である。
これらはNANDゲートであり、入力信号線２０
１，２０２を通じて入力される第一、第二の書込
み入力信号A1，A2を第二の制御信号W1でゲート
して、出力信号B1，B2を出力する。
これらはNANDゲートであり、入力信号線２０
１，２０２を通じて入力される第一、第二の書込
み入力信号A1，A2を第二の制御信号W1でゲート
して、出力信号B1，B2を出力する。
２３，２４，２５は第三、第四、第五のゲート
回路である。これらはNANDゲートであり、そ
れぞれは、NANDゲート２１，２２の出力信号
B1，B2および第一の制御信号W1を入力する。ま
た互いに他の出力信号を入力として帰還ループを
形成する。即ちNANDゲート２３，２４，２５
は記憶回路を構成し、その記憶状態はそれらの出
力信号Y1，Y2，Y3によつて識別される。すなわ
ちY1，Y2，Y3は状態変数である。
回路である。これらはNANDゲートであり、そ
れぞれは、NANDゲート２１，２２の出力信号
B1，B2および第一の制御信号W1を入力する。ま
た互いに他の出力信号を入力として帰還ループを
形成する。即ちNANDゲート２３，２４，２５
は記憶回路を構成し、その記憶状態はそれらの出
力信号Y1，Y2，Y3によつて識別される。すなわ
ちY1，Y2，Y3は状態変数である。
３０は前述の記憶状態を読出す手段であり、
NANDゲート３１，３２，３３より成る。入力
信号線３０１，３０２を通じて入力する論理入力
信号X1およびその否定信号1に連想させて読出
し信号Ｚを出力信号線３０３へ出力する。
NANDゲート３１，３２，３３より成る。入力
信号線３０１，３０２を通じて入力する論理入力
信号X1およびその否定信号1に連想させて読出
し信号Ｚを出力信号線３０３へ出力する。
第２図は書込み時の各信号のタイミングを示す
タイムチヤートである。T0，〜，T4は時間的に
遷移する各状態を表わす。
タイムチヤートである。T0，〜，T4は時間的に
遷移する各状態を表わす。
第２図ａに書込み制御信号Ｗおよび第一、第二
の制御信号W1，W2の関係を示す。書込み制御信
号Ｗは最初の状態T0では０とされ、T1，T2の間
で１とし、T3以降で再び０にされる。T1，T3は
遅延回路１１の遅延時間に相当するとして、この
ときの第一、第二の制御信号W1，W2の応答が示
されている。T2，T3の間だけ第一、第二のゲー
トは開かれ、その出力信号B1，B2と第一の制御
信号W1とによつて、第三、第四、第五のゲート
の構成する記憶回路は制御され、記憶状態の変化
が起る。この様子を次に説明するが、これは書込
み入力信号A1，A2の組合せによつて異なる。
の制御信号W1，W2の関係を示す。書込み制御信
号Ｗは最初の状態T0では０とされ、T1，T2の間
で１とし、T3以降で再び０にされる。T1，T3は
遅延回路１１の遅延時間に相当するとして、この
ときの第一、第二の制御信号W1，W2の応答が示
されている。T2，T3の間だけ第一、第二のゲー
トは開かれ、その出力信号B1，B2と第一の制御
信号W1とによつて、第三、第四、第五のゲート
の構成する記憶回路は制御され、記憶状態の変化
が起る。この様子を次に説明するが、これは書込
み入力信号A1，A2の組合せによつて異なる。
第２図ｂに（A1、A2）＝（１、１）とした場合
を示す。第三〜第五のゲートの出力信号Y1，Y2，
Y3は最初の状態T0で０か１かは不明であるとす
る（図中の斜線部）。これは次のT1でも決まらな
い。T2で決まるY1，Y2，Y3の値は、T3でY3だ
け反転して、ここで（Y1、Y2、Y3）＝（１、１、
０）が確定する。この値はT4以降も変わらない。
T3のタイミングが記憶状態を決定することは、
T3の状態を作る遅延回路１１の効果による。従
つて遅延回路１１の遅延時間はT3における同図
のような記憶状態の遷移を起させるに十分な時間
だけあれば良いことも分かる。
を示す。第三〜第五のゲートの出力信号Y1，Y2，
Y3は最初の状態T0で０か１かは不明であるとす
る（図中の斜線部）。これは次のT1でも決まらな
い。T2で決まるY1，Y2，Y3の値は、T3でY3だ
け反転して、ここで（Y1、Y2、Y3）＝（１、１、
０）が確定する。この値はT4以降も変わらない。
T3のタイミングが記憶状態を決定することは、
T3の状態を作る遅延回路１１の効果による。従
つて遅延回路１１の遅延時間はT3における同図
のような記憶状態の遷移を起させるに十分な時間
だけあれば良いことも分かる。
第２図ｃには（A1、A2）＝（０、１）とした場
合、（Y1、Y2、Y3）＝（０、１、１）となつて記
憶されることが示されている。同様にして、
（A1、A2）＝（１、０）とすれば、（Y1、Y2、Y3）
＝（１、０、１）となつて記憶されることも容易
に分かる。
合、（Y1、Y2、Y3）＝（０、１、１）となつて記
憶されることが示されている。同様にして、
（A1、A2）＝（１、０）とすれば、（Y1、Y2、Y3）
＝（１、０、１）となつて記憶されることも容易
に分かる。
このように第三、第四、第五のゲート２３，２
４，２５の形成する帰還ループは少なくとも３つ
の記憶状態（すなわち安定状態）を持ち、その状
態は状態変数Y1，Y2，Y3のうち２つ、例えば
Y1，Y2の組によつて識別される。
４，２５の形成する帰還ループは少なくとも３つ
の記憶状態（すなわち安定状態）を持ち、その状
態は状態変数Y1，Y2，Y3のうち２つ、例えば
Y1，Y2の組によつて識別される。
上記説明された（A1、A2）＝（０、１）、（１、
０）、（１、１）なる組合せをそれぞれ３値信号の
“０”、“１”、“Ｘ”（但し、Ｘは“０”又は“１”
のいずれでも良い状態）に割当てる。するとこの
３値信号“０”、“１”、“Ｘ”は記憶できて記憶状
態（Y1、Y2）＝（０、１）、（１、０）、（１、１）
によつて識別される。これで３値信号の書込みに
ついて説明された。
０）、（１、１）なる組合せをそれぞれ３値信号の
“０”、“１”、“Ｘ”（但し、Ｘは“０”又は“１”
のいずれでも良い状態）に割当てる。するとこの
３値信号“０”、“１”、“Ｘ”は記憶できて記憶状
態（Y1、Y2）＝（０、１）、（１、０）、（１、１）
によつて識別される。これで３値信号の書込みに
ついて説明された。
記憶状態を読出す手段３０は記憶状態と論理入
力信号X1が一致していれば出力信号Ｚに１を、
不一致ならば０を出力するようにする。記憶状態
の“０”とX1の０、“１”と１をそれぞれ一致と
みる。“Ｘ”は０又は１のいずれとも一致する。
これ以外は不一致である。即ち記憶状態を読出す
手段３０の読出し規則は連想的である。これを論
理式で示せばＺ＝X1Y1＋1Y2である。
力信号X1が一致していれば出力信号Ｚに１を、
不一致ならば０を出力するようにする。記憶状態
の“０”とX1の０、“１”と１をそれぞれ一致と
みる。“Ｘ”は０又は１のいずれとも一致する。
これ以外は不一致である。即ち記憶状態を読出す
手段３０の読出し規則は連想的である。これを論
理式で示せばＺ＝X1Y1＋1Y2である。
以上説明をまとめると第３図のようになる。同
図は３値信号の“０”に（A1、A2）＝（０、１）
を割当てる。これは（Y1、Y2、Y3）＝（０、１、
１）なる状態で記憶される。これを読出すとき、
X1＝０とすればＺ＝１、X1＝１とすればＺ＝０
となる等を示す。
図は３値信号の“０”に（A1、A2）＝（０、１）
を割当てる。これは（Y1、Y2、Y3）＝（０、１、
１）なる状態で記憶される。これを読出すとき、
X1＝０とすればＺ＝１、X1＝１とすればＺ＝０
となる等を示す。
同図により、NANDゲート３１，３２，３３
で構成される読出し手段３０の動作は容易に確め
られる。また、記憶状態が“０”のときＺ＝1、
“１”のときＺ＝X1、“Ｘ”のときＺ＝１である
ことも分かる。ある論理入力信号に対し、その肯
定あるいは否定信号を出力する、あるいは常に１
なる信号を出力する等を自由に制御できること
は、複数の論理入力信号に対する任意の積項を作
り出すことができることを意味する。
で構成される読出し手段３０の動作は容易に確め
られる。また、記憶状態が“０”のときＺ＝1、
“１”のときＺ＝X1、“Ｘ”のときＺ＝１である
ことも分かる。ある論理入力信号に対し、その肯
定あるいは否定信号を出力する、あるいは常に１
なる信号を出力する等を自由に制御できること
は、複数の論理入力信号に対する任意の積項を作
り出すことができることを意味する。
第４図は記憶状態を読出す手段３０の別の実施
例を示す回路図である。３４，３５はORゲート
である。入力される信号は第１図と同じである
が、出力される信号は出力信号線３０３―１，３
０３―２の出力信号Z1，Z2の２つである。記憶状
態が“１”のときZ1＝X1、Z2＝１となり、“０”
のときZ1＝１、Z2＝1となり、“Ｘ”のときZ1＝
Z2＝１となつて読出される。明らかにZ1とZ2を
AND演算すれば第１図のＺとなる。
例を示す回路図である。３４，３５はORゲート
である。入力される信号は第１図と同じである
が、出力される信号は出力信号線３０３―１，３
０３―２の出力信号Z1，Z2の２つである。記憶状
態が“１”のときZ1＝X1、Z2＝１となり、“０”
のときZ1＝１、Z2＝1となり、“Ｘ”のときZ1＝
Z2＝１となつて読出される。明らかにZ1とZ2を
AND演算すれば第１図のＺとなる。
ANDアレイの記憶セルの出力信号は複数個が
AND演算される。従つてこの用途に本連想記憶
回路を利用する場合は、本実施例のようにして、
AND演算を省略して直接Z1，Z2なる２つの出力
信号を出すことにより、ゲート数を減らすことが
できる。
AND演算される。従つてこの用途に本連想記憶
回路を利用する場合は、本実施例のようにして、
AND演算を省略して直接Z1，Z2なる２つの出力
信号を出すことにより、ゲート数を減らすことが
できる。
以上説明した通り、本発明による三状態連想記
憶回路は、３値信号を極めて効率良く記憶するよ
うに構成されて、論理回路の基本素子として、特
にPLAのANDアレイの記憶セルに好適ならしめ
るものである。
憶回路は、３値信号を極めて効率良く記憶するよ
うに構成されて、論理回路の基本素子として、特
にPLAのANDアレイの記憶セルに好適ならしめ
るものである。
第１図は本発明の一実施例を示す回路図、第２
図ａは制御信号のタイミングチヤート、第２図ｂ
は（A1、A2）＝（１、１）としたときの各ゲート
の出力信号のタイミングチヤート、第２図ｃは
（A1、A2）＝（０、１）としたときの各ゲートの出
力信号のタイミングチヤート、第３図は３値信号
と各２値信号との関係を示す図、第４図は記憶状
態を読出す手段３０の別実施例を示す回路図であ
る。 同図において、１０…制御信号を供給する手
段、３０…記憶状態を読出す手段、１１…遅延回
路、１２…インバータ、２１，…，２５…第一、
…、第五のゲート回路、３１，３２，３３…
NANDゲート、３４，３５…ORゲートである。
図ａは制御信号のタイミングチヤート、第２図ｂ
は（A1、A2）＝（１、１）としたときの各ゲート
の出力信号のタイミングチヤート、第２図ｃは
（A1、A2）＝（０、１）としたときの各ゲートの出
力信号のタイミングチヤート、第３図は３値信号
と各２値信号との関係を示す図、第４図は記憶状
態を読出す手段３０の別実施例を示す回路図であ
る。 同図において、１０…制御信号を供給する手
段、３０…記憶状態を読出す手段、１１…遅延回
路、１２…インバータ、２１，…，２５…第一、
…、第五のゲート回路、３１，３２，３３…
NANDゲート、３４，３５…ORゲートである。
Claims (1)
- １ 第一の制御信号とその否定信号でありかつ予
じめ決められた時間だけ遅れを持つ第二の制御信
号とを供給する手段と、外部から入力される第
一、第二の書込み入力信号をそれぞれに前記第二
の制御信号によりゲートする第一、第二のゲート
回路と、前記第一、第二のゲート回路の出力信号
および前記第一の制御信号をそれぞれの入力とす
ると共に互いに他の出力信号を入力として帰還ル
ープを形成する第三、第四、第五のゲート回路
と、前記帰還ループによつて保持される３つの安
定状態を識別する状態変数をY1，Y2とするとき
外部から入力される論理入力信号X1に対しＺ＝
X1Y1＋1Y2なる出力信号Ｚを得る手段とを備え
た三状態連想記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050380A JPS5755593A (en) | 1980-09-19 | 1980-09-19 | Tristate associative storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050380A JPS5755593A (en) | 1980-09-19 | 1980-09-19 | Tristate associative storage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5755593A JPS5755593A (en) | 1982-04-02 |
| JPS6321996B2 true JPS6321996B2 (ja) | 1988-05-10 |
Family
ID=15035825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13050380A Granted JPS5755593A (en) | 1980-09-19 | 1980-09-19 | Tristate associative storage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5755593A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914933A (ja) * | 1982-07-15 | 1984-01-25 | Mitsubishi Heavy Ind Ltd | タイヤ加硫機のアンロ−ダ |
-
1980
- 1980-09-19 JP JP13050380A patent/JPS5755593A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5755593A (en) | 1982-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4783606A (en) | Programming circuit for programmable logic array I/O cell | |
| US10447278B1 (en) | JTL-based superconducting logic arrays and FPGAs | |
| US8279660B2 (en) | Static random-access memory with boosted voltages | |
| US4551815A (en) | Functionally redundant logic network architectures with logic selection means | |
| US4972105A (en) | Programmable configurable logic memory | |
| JPH04233825A (ja) | プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 | |
| JPH0645912A (ja) | 構成を変更可能な記憶回路 | |
| JPS63200391A (ja) | スタテイツク型半導体メモリ | |
| JPH05276007A (ja) | 集積回路装置 | |
| US6169685B1 (en) | Content addressable memories | |
| US4667310A (en) | Large scale circuit device containing simultaneously accessible memory cells | |
| US6879185B2 (en) | Low power clock distribution scheme | |
| JPS61221938A (ja) | シ−ケンス回路 | |
| US5003202A (en) | Coincidence extendable programmable logic device | |
| US6418045B2 (en) | Efficient and robust random access memory cell suitable for programmable logic configuration control | |
| US3706978A (en) | Functional storage array | |
| JP3550163B2 (ja) | プログラムの可能な多層神経回路網 | |
| JPS6321996B2 (ja) | ||
| JPH06215595A (ja) | 半導体記憶装置 | |
| JPS6321997B2 (ja) | ||
| US6157557A (en) | CAM cell and memory employing such, used for both field configurable RAM and PLA | |
| US6249466B1 (en) | Row redundancy scheme | |
| US20040056679A1 (en) | High speed zero DC power programmable logic device (PLD) architecture | |
| JPS61289593A (ja) | 半導体メモリ | |
| JPS6335129B2 (ja) |