JPS6321997B2 - - Google Patents
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- Publication number
- JPS6321997B2 JPS6321997B2 JP13050480A JP13050480A JPS6321997B2 JP S6321997 B2 JPS6321997 B2 JP S6321997B2 JP 13050480 A JP13050480 A JP 13050480A JP 13050480 A JP13050480 A JP 13050480A JP S6321997 B2 JPS6321997 B2 JP S6321997B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- state
- circuit
- input
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は連想記憶回路に関し、更に具体的には
３値信号を記憶し、記憶内容を２値信号により連
想的に読出すことができ、プログラム可能な論理
アレイを構成する記憶セルに好適ならしめる三状
態連想記憶回路に関する。
３値信号を記憶し、記憶内容を２値信号により連
想的に読出すことができ、プログラム可能な論理
アレイを構成する記憶セルに好適ならしめる三状
態連想記憶回路に関する。
プログラム可能な論理アレイ（以下PLAを略
記する）は、基本的にはANDアレイおよびORア
レイと呼ばれる２つのダイオードマトリツクスで
構成されて、これらのダイオードの配置を選択す
ることによつて任意の論理機能を実現させること
のできる汎用論理集積回路である。論理式を積和
形表現にし、そのままの形で記憶することのでき
る半導体記憶装置であるともいえて論理式を効率
良く記憶するための記憶構造に特徴がある。
記する）は、基本的にはANDアレイおよびORア
レイと呼ばれる２つのダイオードマトリツクスで
構成されて、これらのダイオードの配置を選択す
ることによつて任意の論理機能を実現させること
のできる汎用論理集積回路である。論理式を積和
形表現にし、そのままの形で記憶することのでき
る半導体記憶装置であるともいえて論理式を効率
良く記憶するための記憶構造に特徴がある。
積項を記憶するANDアレイは連想記憶装置に
なつている。しかも、その記憶の単位となるの
は、論理的に０か１あるいは０又は１のいずれで
もよいという３つの状態を表わす３値信号であつ
て、この３値信号の記憶は、２個のダイオードの
組合せによつて形成されている。
なつている。しかも、その記憶の単位となるの
は、論理的に０か１あるいは０又は１のいずれで
もよいという３つの状態を表わす３値信号であつ
て、この３値信号の記憶は、２個のダイオードの
組合せによつて形成されている。
一般に記憶装置には、固定記憶と書込み可能な
記憶とがある。市販されているPLAは固定記憶
式である。特にフイールドPLAと呼ばれるもの
の一例では、ANDアレイ、ORアレイのダイオー
ドマトリツクスに、各ダイオードに直列接続され
たヒユーズが設けられていて、これらのヒユーズ
を任意に選んで溶断できるようにしてある。ヒユ
ーズを溶断するには特別の書込み装置を必要とす
るがこれにより、適当なダイオードの配列組合せ
を決めることができて、所望の論理式が固定的に
記憶される。
記憶とがある。市販されているPLAは固定記憶
式である。特にフイールドPLAと呼ばれるもの
の一例では、ANDアレイ、ORアレイのダイオー
ドマトリツクスに、各ダイオードに直列接続され
たヒユーズが設けられていて、これらのヒユーズ
を任意に選んで溶断できるようにしてある。ヒユ
ーズを溶断するには特別の書込み装置を必要とす
るがこれにより、適当なダイオードの配列組合せ
を決めることができて、所望の論理式が固定的に
記憶される。
これらのヒユーズはそれと同じ役割をするフリ
ツプフロツプとゲート回路とに置替えることがで
きるので、このPLAを書込み可能な記憶式とす
ることはできる。この方法で３値信号を記憶する
には、前述のように２つのダイオードの組合せに
よるので従つてそれらを制御する２個のフリツプ
フロツプが必要である。通常、２個のフリツプフ
ロツプでは４つの状態が記憶できることを考えれ
ば、これはANDアレイにとつて冗長であり、効
率の悪い記憶方法である。回路構成に無駄がある
といえる。
ツプフロツプとゲート回路とに置替えることがで
きるので、このPLAを書込み可能な記憶式とす
ることはできる。この方法で３値信号を記憶する
には、前述のように２つのダイオードの組合せに
よるので従つてそれらを制御する２個のフリツプ
フロツプが必要である。通常、２個のフリツプフ
ロツプでは４つの状態が記憶できることを考えれ
ば、これはANDアレイにとつて冗長であり、効
率の悪い記憶方法である。回路構成に無駄がある
といえる。
本来、PLAは集積化に適した構造をした素子
である。しかし、従来技術により書込み可能な
PLAを構成すると、上述のような理由で回路規
模が増大するため、大規模な集積化が不可能とな
る。
である。しかし、従来技術により書込み可能な
PLAを構成すると、上述のような理由で回路規
模が増大するため、大規模な集積化が不可能とな
る。
本発明の目的は、上記事情に鑑みて、３値信号
が効率良く記憶されてかつ連想的に読出され、比
較的少ない回路量で構成されて、PLA等を構成
する記憶素子に好適な三状態連想記憶回路を提供
することである。
が効率良く記憶されてかつ連想的に読出され、比
較的少ない回路量で構成されて、PLA等を構成
する記憶素子に好適な三状態連想記憶回路を提供
することである。
本発明によれば、３個の安定状態を持ち、書込
み制御信号により制御されて入力される３値書込
み入力信号を前記安定状態に対応させて記憶する
記憶回路と、２値論理入力信号を入力し、前記記
憶回路の前記３個の安定状態それぞれに応じて、
第一の状態のとき前述論理入力信号の肯定信号
を、第二の状態のとき前記論理入力信号の否定信
号を、第三の状態のとき論理１なる信号を出力す
る連想回路とを備え、３値信号を記憶して２値信
号により連想的に読出すことのできる三状態連想
記憶回路が得られる。
み制御信号により制御されて入力される３値書込
み入力信号を前記安定状態に対応させて記憶する
記憶回路と、２値論理入力信号を入力し、前記記
憶回路の前記３個の安定状態それぞれに応じて、
第一の状態のとき前述論理入力信号の肯定信号
を、第二の状態のとき前記論理入力信号の否定信
号を、第三の状態のとき論理１なる信号を出力す
る連想回路とを備え、３値信号を記憶して２値信
号により連想的に読出すことのできる三状態連想
記憶回路が得られる。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示す回路図であ
る。１は記憶回路であり、NANDゲート１１，
１２…，１６により構成される。３個の２値書込
み入力信号Ａ，Ｂ，Ｃはその組合せにより３値信
号を表わし、入力信号線１０１，１０２，１０３
を通じてNANDゲート１１，１２，１３へ供給
される。このとき制御信号線１０４上へ供給され
る書込み制御信号Ｗが、NANDゲート１１，１
２，１３を介して２値書込み入力信号Ａ，Ｂ，Ｃ
の入力を制御する。NANDゲート１４，１５，
１６は互いに他の出力信号Y1，Y2，Y3を入力し
て帰還ループを形成し、同時にそれぞれが対応す
るNANDゲート１１，１２，１３の出力信号を
入力とする。このように構成された帰還ループ
は、出力信号Y1，Y2，Y3の組合せで識別される
３個の安定状態を作り出す。それはY1，Y2，Y3
が（１、１、０）、（１、０、１）又は（０、１、
１）となる状態である。
る。１は記憶回路であり、NANDゲート１１，
１２…，１６により構成される。３個の２値書込
み入力信号Ａ，Ｂ，Ｃはその組合せにより３値信
号を表わし、入力信号線１０１，１０２，１０３
を通じてNANDゲート１１，１２，１３へ供給
される。このとき制御信号線１０４上へ供給され
る書込み制御信号Ｗが、NANDゲート１１，１
２，１３を介して２値書込み入力信号Ａ，Ｂ，Ｃ
の入力を制御する。NANDゲート１４，１５，
１６は互いに他の出力信号Y1，Y2，Y3を入力し
て帰還ループを形成し、同時にそれぞれが対応す
るNANDゲート１１，１２，１３の出力信号を
入力とする。このように構成された帰還ループ
は、出力信号Y1，Y2，Y3の組合せで識別される
３個の安定状態を作り出す。それはY1，Y2，Y3
が（１、１、０）、（１、０、１）又は（０、１、
１）となる状態である。
第２図ａを参照すれば、３値信号“１”、“Ｘ”、
“０”と対応する入力信号の組合せおよび内部状
態との関係が示されている。Ｘは１又は０のいず
れでも良い状態を示す。記憶回路１の入力信号
Ａ，Ｂ，Ｃは、同図の組合せだけに限られる。
“０”と対応する入力信号の組合せおよび内部状
態との関係が示されている。Ｘは１又は０のいず
れでも良い状態を示す。記憶回路１の入力信号
Ａ，Ｂ，Ｃは、同図の組合せだけに限られる。
記憶回路１の動作は、入力信号Ａ，Ｂ，Ｃを上
記組合せの１つに決め、書込み制御信号Ｗを１と
すれば、出力信号Y1，Y2，Y3へはそのまま入力
信号が伝えられる。それが丁度安定状態に対応し
ていて、このときＷを０にすれば、そのときの
Y1，Y2，Y3の値はそのまま保持される。という
ようにして、書込が行なわれる。
記組合せの１つに決め、書込み制御信号Ｗを１と
すれば、出力信号Y1，Y2，Y3へはそのまま入力
信号が伝えられる。それが丁度安定状態に対応し
ていて、このときＷを０にすれば、そのときの
Y1，Y2，Y3の値はそのまま保持される。という
ようにして、書込が行なわれる。
２は連想回路であり、NANDゲート１７，１
８，１９により構成される。２値論理入力信号
は、入力信号線２０１の肯定信号X1と入力信号
線２０２の否定信号1とによつて与えられる。
第２図ｂにその入出力信号の関係を示す。同図は
例えば（Y1、Y2、Y3）＝（１、１、０）であると
き、X1＝１とすれば出力信号Ｚ＝１であり、X1
＝０とするとＺ＝０となり、これが３値信号の
“１”を読出すときの規則となつている。
８，１９により構成される。２値論理入力信号
は、入力信号線２０１の肯定信号X1と入力信号
線２０２の否定信号1とによつて与えられる。
第２図ｂにその入出力信号の関係を示す。同図は
例えば（Y1、Y2、Y3）＝（１、１、０）であると
き、X1＝１とすれば出力信号Ｚ＝１であり、X1
＝０とするとＺ＝０となり、これが３値信号の
“１”を読出すときの規則となつている。
この規則によれば、連想回路２は論理入力信号
X1が記憶回路１の内容と１と“１”あるいは０
と“０”のように一致するとき出力信号Ｚを１
に、不一致のときにはＺを０にする。即ち連想的
な読出しを行つている。
X1が記憶回路１の内容と１と“１”あるいは０
と“０”のように一致するとき出力信号Ｚを１
に、不一致のときにはＺを０にする。即ち連想的
な読出しを行つている。
またこの規則は、記憶回路１の内容が“１”で
あればＺ＝X1、“０”であればＺ＝1、“Ｘ”で
あればＺ＝１となることも表わしている。論理入
力信号の肯定、否定あるいは常に論理１となる出
力信号を任意に制御して得られることは、複数の
論理入力信号に対する任意の積項を表現できるこ
とを意味する。
あればＺ＝X1、“０”であればＺ＝1、“Ｘ”で
あればＺ＝１となることも表わしている。論理入
力信号の肯定、否定あるいは常に論理１となる出
力信号を任意に制御して得られることは、複数の
論理入力信号に対する任意の積項を表現できるこ
とを意味する。
第３図は連想回路２の別の実施例を示す回路図
である。２０，２１はORゲートである。入力さ
れる信号は第１図と同じであるが、出力される信
号は出力信号線２０３―１，２０３―２の出力信
号Z1，Z2の２つとなる。出力信号Z1は記憶回路１
に“１”の状態が記憶されているときX1が伝え
られ、それ以外では常に１となるようになつてい
る。出力信号Z2は記憶内容が“０”のとき1で、
それ以外は常に１であるとZ1とZ2をAND演算す
ればＺが得られるが、ANDアレイの記憶セルと
して利用する場合には、各記憶セルの出力信号が
再びAND演算されることになるので、ここでの
AND演算は省略されZ1とZ2が直接出力となつて
いる。これによつてゲート数を減らすことができ
る。
である。２０，２１はORゲートである。入力さ
れる信号は第１図と同じであるが、出力される信
号は出力信号線２０３―１，２０３―２の出力信
号Z1，Z2の２つとなる。出力信号Z1は記憶回路１
に“１”の状態が記憶されているときX1が伝え
られ、それ以外では常に１となるようになつてい
る。出力信号Z2は記憶内容が“０”のとき1で、
それ以外は常に１であるとZ1とZ2をAND演算す
ればＺが得られるが、ANDアレイの記憶セルと
して利用する場合には、各記憶セルの出力信号が
再びAND演算されることになるので、ここでの
AND演算は省略されZ1とZ2が直接出力となつて
いる。これによつてゲート数を減らすことができ
る。
以上説明した通り、本発明による三状態連想記
憶回路は、３値信号を極めて効率良く記憶するよ
うに構成され、論理回路の基本素子として、特に
PLAのANDアレイの記憶セルに好適ならしめる
ものである。
憶回路は、３値信号を極めて効率良く記憶するよ
うに構成され、論理回路の基本素子として、特に
PLAのANDアレイの記憶セルに好適ならしめる
ものである。
第１図は本発明の一実施例を示す回路図、第２
図ａは記憶回路１における３値信号と２値信号の
組合せとの対応を示す図、第２図ｂは連想回路２
の読出し規則を示す図、第３図は連想回路２の別
の実施例を示す図である。同図において、 １…記憶回路、２…連想回路、１１，…，１９
…NANDゲート、２０，２１…ORゲートであ
る。
図ａは記憶回路１における３値信号と２値信号の
組合せとの対応を示す図、第２図ｂは連想回路２
の読出し規則を示す図、第３図は連想回路２の別
の実施例を示す図である。同図において、 １…記憶回路、２…連想回路、１１，…，１９
…NANDゲート、２０，２１…ORゲートであ
る。
Claims (1)
- １ 互いに他の出力信号を入力する３個のゲート
回路で構成される帰還ループにより保持する３個
の安定状態を持ち、書込み制御信号により制御さ
れて入力され、３個の２値信号の組によつて表わ
される３値書込み入力信号を前記安定状態に対応
させて記憶する記憶回路と、２値論理入力信号を
入力し、前記記憶回路の前記３個の安定状態それ
ぞれに応じて、第一の状態のとき前記論理入力信
号の肯定信号を、第二の状態のとき前記論理入力
信号の否定信号を、第三の状態のとき論理１なる
信号を出力する連想回路とを備え、３値信号を記
憶して２値信号により連想的に読出すことのでき
る三状態連想記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050480A JPS5755594A (en) | 1980-09-19 | 1980-09-19 | Tristate associative storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050480A JPS5755594A (en) | 1980-09-19 | 1980-09-19 | Tristate associative storage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5755594A JPS5755594A (en) | 1982-04-02 |
| JPS6321997B2 true JPS6321997B2 (ja) | 1988-05-10 |
Family
ID=15035851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13050480A Granted JPS5755594A (en) | 1980-09-19 | 1980-09-19 | Tristate associative storage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5755594A (ja) |
-
1980
- 1980-09-19 JP JP13050480A patent/JPS5755594A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5755594A (en) | 1982-04-02 |
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