JPS6323583B2 - - Google Patents
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- Publication number
- JPS6323583B2 JPS6323583B2 JP54104613A JP10461379A JPS6323583B2 JP S6323583 B2 JPS6323583 B2 JP S6323583B2 JP 54104613 A JP54104613 A JP 54104613A JP 10461379 A JP10461379 A JP 10461379A JP S6323583 B2 JPS6323583 B2 JP S6323583B2
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- JP
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Description
【発明の詳細な説明】
本発明は、浮動小数点演算を高速で行い得るよ
うにした局部記憶制御方式に関するものである。
うにした局部記憶制御方式に関するものである。
局部記憶装置には汎用レジスタや浮動小数点レ
ジスタなどが設けられているが、アドレス計算を
高速で行うため、局部記憶装置を２個の局部記憶
ユニツトで構成し、その汎用レジスタとして用い
られる部分に同一データを格納して置くことは、
従来より行われている。このように局部記憶装置
を構成しておくと、例えば、インデツクス・レジ
スタとベース・レジスタを用いてアドレス計算を
行う場合、アドレス計算を高速に行い得るという
効果が得られる。なお、一般に局部記憶ユニツト
のデータ幅は４バイトである。浮動小数点データ
は一般に８バイト幅であるが、上記のような局部
記憶装置に浮動小数点データを書込む場合、従来
技術では上位４バイトを左右の局部記憶ユニツト
の第ｉ番目の浮動小数点レジスタにそれぞれ書込
み、下位４バイトを左右の局部記憶ユニツトの第
ｉ＋１番目の浮動小数点レジスタにそれぞれ書込
んでいる。このような従来方式では、浮動小数点
演算を行う際、局部記憶装置を２回アクセスする
必要があり、このため浮動小数点演算を高速化で
きないという欠点があつた。
ジスタなどが設けられているが、アドレス計算を
高速で行うため、局部記憶装置を２個の局部記憶
ユニツトで構成し、その汎用レジスタとして用い
られる部分に同一データを格納して置くことは、
従来より行われている。このように局部記憶装置
を構成しておくと、例えば、インデツクス・レジ
スタとベース・レジスタを用いてアドレス計算を
行う場合、アドレス計算を高速に行い得るという
効果が得られる。なお、一般に局部記憶ユニツト
のデータ幅は４バイトである。浮動小数点データ
は一般に８バイト幅であるが、上記のような局部
記憶装置に浮動小数点データを書込む場合、従来
技術では上位４バイトを左右の局部記憶ユニツト
の第ｉ番目の浮動小数点レジスタにそれぞれ書込
み、下位４バイトを左右の局部記憶ユニツトの第
ｉ＋１番目の浮動小数点レジスタにそれぞれ書込
んでいる。このような従来方式では、浮動小数点
演算を行う際、局部記憶装置を２回アクセスする
必要があり、このため浮動小数点演算を高速化で
きないという欠点があつた。
本発明は、上記の欠点を除去するものであつ
て、アドレス計算のみでなく、浮動小数点演算を
も高速化できるようにした局部記憶制御方式を提
供することを目的としている。そしてそのため、
本発明の局部記憶制御方式は、ｍビツトのデータ
幅を持つ２個の局部記憶ユニツト７−０，７−１
と、２個の局部記憶書込レジスタ５−０，５−１
と、一方の局部記憶ユニツト７−０に対する書込
データを保持する書込バツフア・レジスタ６−０
と、他方の局部記憶ユニツト７−１に対する書込
データを保持する書込バツフア６−１と、一方の
局部記憶ユニツト７−０からの読出データがセツ
トされる読出レジスタ８−０と、他方の局部記憶
ユニツト７−１からの読出データがセツトされる
読出レジスタ８−１と、一方の局部記憶ユニツト
７−０に対応して設置された局部記憶アドレス・
レジスタ２−０と、他方の局部記憶ユニツト７−
１に対応して設置された局部記憶アドレス・レジ
スタ２−１と、一方の読出レジスタ８−０の出力
側に接続されたＸバスと、他方の読出レジスタ８
−１の出力側に接続されたＹバスと、Ｘバス及び
Ｙバス上のデータが入力される加算装置９，１０
と、浮動小数点演算を行う高速演算部１と、バツ
フア・メモリ３と、Ｘバスと高速演算部１の入力
側を接続するバスと、Ｙバスと高速演算部１の入
力側を接続するバスと、高速演算部１から出力さ
れる2mビツトのデータの内の上位側ｍビツトを
一方の局部記憶書込レジスタ５−０に送るための
バスと、高速演算部１から出力される2mビツト
のデータの内の下位側ｍビツトを他方の局部記憶
書込レジスタ５−１に送るためのバスと、バツフ
ア・メモリ３から出力される2mビツトのデータ
の内の上位側ｍビツトを一方の局部記憶書込レジ
スタ５−０に送るためのバスと、バツフア・メモ
リ３から出力される2mビツトのデータの内の下
位側ｍビツトを他方の局部記憶書込レジスタ５−
１に送るためのバスと、一方の局部記憶書込レジ
スタ５−０からの出力データを一方の書込バツフ
ア・レジスタ６−０に送るための信号線l0と、一
方の局部記憶書込レジスタ５−０からの出力デー
タを他方の書込バツフア・レジスタ６−１に送る
ための信号線l2と、他方の局部記憶書込レジスタ
５−１からの出力データを他方の書込バツフア・
レジスタ６−１に送るための信号線l1とを具備す
るデータ処理システムにおいて、 アドレス計算に用いられるｍビツトのデータを
書込む場合には、書込データを一方の局部記憶書
込レジスタ５−０にセツトし、一方の局部記憶ア
ドレス・レジスタ２−０と他方の局部記憶アドレ
ス・レジスタ２−１の内容を同一とし、信号線l0
と信号線l2を開にし、信号線l1を閉とし、局部記
憶書込レジスタ５−０にセツトされたデータを両
方の局部記憶ユニツト７−０，７−１に同時に書
き込み、 浮動小数点演算に用いられる2mビツトのデー
タを書き込む場合には、当該データの上位ｍビツ
トを一方の局部記憶書込レジスタ５−０にセツト
し、下位ｍビツトを他方の局部記憶書込レジスタ
５−１にセツトし、信号線l0と信号線l1を開にし、
信号線l2を閉とし、局部記憶書込レジスタ５−０
にセツトされたデータを局部記憶ユニツト７−０
に書き込み、これと同時に局部記憶書込レジスタ
５−１にセツトされたデータを局部記憶ユニツト
７−１に書込む ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
て、アドレス計算のみでなく、浮動小数点演算を
も高速化できるようにした局部記憶制御方式を提
供することを目的としている。そしてそのため、
本発明の局部記憶制御方式は、ｍビツトのデータ
幅を持つ２個の局部記憶ユニツト７−０，７−１
と、２個の局部記憶書込レジスタ５−０，５−１
と、一方の局部記憶ユニツト７−０に対する書込
データを保持する書込バツフア・レジスタ６−０
と、他方の局部記憶ユニツト７−１に対する書込
データを保持する書込バツフア６−１と、一方の
局部記憶ユニツト７−０からの読出データがセツ
トされる読出レジスタ８−０と、他方の局部記憶
ユニツト７−１からの読出データがセツトされる
読出レジスタ８−１と、一方の局部記憶ユニツト
７−０に対応して設置された局部記憶アドレス・
レジスタ２−０と、他方の局部記憶ユニツト７−
１に対応して設置された局部記憶アドレス・レジ
スタ２−１と、一方の読出レジスタ８−０の出力
側に接続されたＸバスと、他方の読出レジスタ８
−１の出力側に接続されたＹバスと、Ｘバス及び
Ｙバス上のデータが入力される加算装置９，１０
と、浮動小数点演算を行う高速演算部１と、バツ
フア・メモリ３と、Ｘバスと高速演算部１の入力
側を接続するバスと、Ｙバスと高速演算部１の入
力側を接続するバスと、高速演算部１から出力さ
れる2mビツトのデータの内の上位側ｍビツトを
一方の局部記憶書込レジスタ５−０に送るための
バスと、高速演算部１から出力される2mビツト
のデータの内の下位側ｍビツトを他方の局部記憶
書込レジスタ５−１に送るためのバスと、バツフ
ア・メモリ３から出力される2mビツトのデータ
の内の上位側ｍビツトを一方の局部記憶書込レジ
スタ５−０に送るためのバスと、バツフア・メモ
リ３から出力される2mビツトのデータの内の下
位側ｍビツトを他方の局部記憶書込レジスタ５−
１に送るためのバスと、一方の局部記憶書込レジ
スタ５−０からの出力データを一方の書込バツフ
ア・レジスタ６−０に送るための信号線l0と、一
方の局部記憶書込レジスタ５−０からの出力デー
タを他方の書込バツフア・レジスタ６−１に送る
ための信号線l2と、他方の局部記憶書込レジスタ
５−１からの出力データを他方の書込バツフア・
レジスタ６−１に送るための信号線l1とを具備す
るデータ処理システムにおいて、 アドレス計算に用いられるｍビツトのデータを
書込む場合には、書込データを一方の局部記憶書
込レジスタ５−０にセツトし、一方の局部記憶ア
ドレス・レジスタ２−０と他方の局部記憶アドレ
ス・レジスタ２−１の内容を同一とし、信号線l0
と信号線l2を開にし、信号線l1を閉とし、局部記
憶書込レジスタ５−０にセツトされたデータを両
方の局部記憶ユニツト７−０，７−１に同時に書
き込み、 浮動小数点演算に用いられる2mビツトのデー
タを書き込む場合には、当該データの上位ｍビツ
トを一方の局部記憶書込レジスタ５−０にセツト
し、下位ｍビツトを他方の局部記憶書込レジスタ
５−１にセツトし、信号線l0と信号線l1を開にし、
信号線l2を閉とし、局部記憶書込レジスタ５−０
にセツトされたデータを局部記憶ユニツト７−０
に書き込み、これと同時に局部記憶書込レジスタ
５−１にセツトされたデータを局部記憶ユニツト
７−１に書込む ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
第１図は本発明の１実施例のブロツク図、第２
図は第１図の実施例の動作を説明するタイムチヤ
ートである。
図は第１図の実施例の動作を説明するタイムチヤ
ートである。
第１図において、１は高速演算部２−０と２−
１は局部記憶アドレス・レジスタ、３はバツフ
ア・メモリ、４はバツフア・メモリ・データ・レ
ジスタ、５−０と５−１は局部記憶書込レジス
タ、６−０と６−１は書込バツフア・レジスタ、
７−０と７−１は局部記憶ユニツト、８−０と８
−１は読出レジスタ、９はキヤリー保存加算器、
１０はキヤリー伝播加算器、l0ないしl2は信号線
をそれぞれ示している。
１は局部記憶アドレス・レジスタ、３はバツフ
ア・メモリ、４はバツフア・メモリ・データ・レ
ジスタ、５−０と５−１は局部記憶書込レジス
タ、６−０と６−１は書込バツフア・レジスタ、
７−０と７−１は局部記憶ユニツト、８−０と８
−１は読出レジスタ、９はキヤリー保存加算器、
１０はキヤリー伝播加算器、l0ないしl2は信号線
をそれぞれ示している。
アドレス計算を行う場合、例えば局部記憶アド
レス・レジスタ２−０がベース・レジスタを指定
し、局部記憶アドレス・レジスタ２−１がインデ
ツクス・レジスタを指定して読出しを行う。この
とき、Ｔバス上にはデイスプレイスメントが送出
されている。汎用レジスタにデータを書込む場
合、局部記憶アドレス・レジスタ２−０と２−１
の内容は同一とされ、データが局部記憶書込レジ
スタ５−０にセツトされる。汎用レジスタにデー
タを書込む場合には信号線l0とl2が開とされ、信
号線l1は閉とされる。それ故、同一データが書込
バツフア・レジスタ６−０，６−１にセツトさ
れ、この同一データが局部記憶ユニツト７−０，
７−１の同一番地に書込まれる。
レス・レジスタ２−０がベース・レジスタを指定
し、局部記憶アドレス・レジスタ２−１がインデ
ツクス・レジスタを指定して読出しを行う。この
とき、Ｔバス上にはデイスプレイスメントが送出
されている。汎用レジスタにデータを書込む場
合、局部記憶アドレス・レジスタ２−０と２−１
の内容は同一とされ、データが局部記憶書込レジ
スタ５−０にセツトされる。汎用レジスタにデー
タを書込む場合には信号線l0とl2が開とされ、信
号線l1は閉とされる。それ故、同一データが書込
バツフア・レジスタ６−０，６−１にセツトさ
れ、この同一データが局部記憶ユニツト７−０，
７−１の同一番地に書込まれる。
高速演算部１は浮動小数点演算を専門に行うも
のであつて、その演算結果の上位４バイトは局部
記憶書込レジスタ５−０に送られ、下位４バイト
は局部記憶書込レジスタ５−１に送られる。浮動
小数点レジスタにデータを書込むとき、信号線l0
とl1が開とされ、信号線l2は閉とされる。そして、
上位４バイトが局部記憶ユニツト７−０内の指定
された浮動小数点レジスタに格納され、下位４バ
イトは局部記憶ユニツト７−１の指定された浮動
小数点レジスタにセツトされる。なお、この場
合、局部記憶アドレス・レジスタ２−０と２−１
は同一のアドレス情報をもつ。
のであつて、その演算結果の上位４バイトは局部
記憶書込レジスタ５−０に送られ、下位４バイト
は局部記憶書込レジスタ５−１に送られる。浮動
小数点レジスタにデータを書込むとき、信号線l0
とl1が開とされ、信号線l2は閉とされる。そして、
上位４バイトが局部記憶ユニツト７−０内の指定
された浮動小数点レジスタに格納され、下位４バ
イトは局部記憶ユニツト７−１の指定された浮動
小数点レジスタにセツトされる。なお、この場
合、局部記憶アドレス・レジスタ２−０と２−１
は同一のアドレス情報をもつ。
第２図は第１図の実施例の動作を説明するタイ
ムチヤートである。局部記憶装置へデータを書込
む場合、信号WLSがオンとなり、また浮動小数
点命令を実行するとき、信号FLもオンとなる。
また、信号WLSのオンにより信号WEOもオンと
なる。信号WLSがオンとなると、浮動小数点デ
ータの上位４バイトと下位４バイトがそれぞれ局
部記憶書込レジスタ５−０と５−１にセツトされ
る。信号WLSと信号FLとが共にオンとなると、
信号WLSEがオンとなる。この信号WLSEがオン
となると、信号線l1を開き、信号線l2を閉じる。
これにより、書込レジスタ５−１のデータは書込
バツフア・レジスタ６−１へ移される。書込レジ
スタ５−０のデータは、信号WLSEと関係なく書
込バツフア・レジスタ６−０に移される。信号
WE０がオンであることを条件に所定のタイミン
グで信号WE１が生成される。そして、信号WE
１がオンであり且つ局部記憶装置が書込タイミン
グＷであることを条件として書込バツフア・レジ
スタ６−０，６−１のデータは、それぞれ局部記
憶ユニツト７−０，７−１に書込まれる。
ムチヤートである。局部記憶装置へデータを書込
む場合、信号WLSがオンとなり、また浮動小数
点命令を実行するとき、信号FLもオンとなる。
また、信号WLSのオンにより信号WEOもオンと
なる。信号WLSがオンとなると、浮動小数点デ
ータの上位４バイトと下位４バイトがそれぞれ局
部記憶書込レジスタ５−０と５−１にセツトされ
る。信号WLSと信号FLとが共にオンとなると、
信号WLSEがオンとなる。この信号WLSEがオン
となると、信号線l1を開き、信号線l2を閉じる。
これにより、書込レジスタ５−１のデータは書込
バツフア・レジスタ６−１へ移される。書込レジ
スタ５−０のデータは、信号WLSEと関係なく書
込バツフア・レジスタ６−０に移される。信号
WE０がオンであることを条件に所定のタイミン
グで信号WE１が生成される。そして、信号WE
１がオンであり且つ局部記憶装置が書込タイミン
グＷであることを条件として書込バツフア・レジ
スタ６−０，６−１のデータは、それぞれ局部記
憶ユニツト７−０，７−１に書込まれる。
浮動小数点演算は第１図のキヤリー保存加算器
９やキヤリー伝播加算器１０を用いず、高速演算
部１で処理する。このため、Ｘバスから高速演算
部１に至るパス及びＹバスから高速演算部１に至
るパスが設けられている。高速演算部１の中身
は、加減算器や乗算器、除算器などから構成され
ている。
９やキヤリー伝播加算器１０を用いず、高速演算
部１で処理する。このため、Ｘバスから高速演算
部１に至るパス及びＹバスから高速演算部１に至
るパスが設けられている。高速演算部１の中身
は、加減算器や乗算器、除算器などから構成され
ている。
以上の説明から明らかなように、本発明によれ
ば、高速演算部と局部記憶とのデータ幅を拡げて
いるので、浮動小数点命令を高速で実行できるこ
と及びバツフア・メモリからのデータ幅も拡げる
ことが出来るので、LOAD命令の高速化も期待
し得ること等の顕著な効果を奏することが出来
る。即ち、本発明の機能が具備されていないとき
は高速演算部或いはバツフア・メモリからのデー
タを２回に分割して転送する為に余分の時間が必
要になる。
ば、高速演算部と局部記憶とのデータ幅を拡げて
いるので、浮動小数点命令を高速で実行できるこ
と及びバツフア・メモリからのデータ幅も拡げる
ことが出来るので、LOAD命令の高速化も期待
し得ること等の顕著な効果を奏することが出来
る。即ち、本発明の機能が具備されていないとき
は高速演算部或いはバツフア・メモリからのデー
タを２回に分割して転送する為に余分の時間が必
要になる。
第１図は本発明の１実施例のブロツク図、第２
図は実施例の動作を説明するタイムチヤートであ
る。 １……高速演算部、２−０と２−１……局部記
憶アドレス・レジスタ、３……バツフア・メモ
リ、４……バツフア・メモリ・データ・レジス
タ、５−０と５−１……局部記憶書込レジスタ、
６−０と６−１……書込バツフア・レジスタ、７
−０と７−１……局部記憶ユニツト、８−０と８
−１……読出レジスタ、９……キヤリー保存加算
器、１０……キヤリー伝播加算器、l0ないしl2…
…信号線、１１……結果レジスタ。
図は実施例の動作を説明するタイムチヤートであ
る。 １……高速演算部、２−０と２−１……局部記
憶アドレス・レジスタ、３……バツフア・メモ
リ、４……バツフア・メモリ・データ・レジス
タ、５−０と５−１……局部記憶書込レジスタ、
６−０と６−１……書込バツフア・レジスタ、７
−０と７−１……局部記憶ユニツト、８−０と８
−１……読出レジスタ、９……キヤリー保存加算
器、１０……キヤリー伝播加算器、l0ないしl2…
…信号線、１１……結果レジスタ。
Claims (1)
- 【特許請求の範囲】 １ ｍビツトのデータ幅を持つ２個の局部記憶ユ
ニツト７−０，７−１と、２個の局部記憶書込レ
ジスタ５−０，５−１と、一方の局部記憶ユニツ
ト７−０に対する書込データを保持する書込バツ
フア・レジスタ６−０と、他方の局部記憶ユニツ
ト７−１に対する書込データを保持する書込バツ
フア６−１と、一方の局部記憶ユニツト７−０か
らの読出データがセツトされる読出レジスタ８−
０と、他方の局部記憶ユニツト７−１からの読出
データがセツトされる読出レジスタ８−１と、一
方の局部記憶ユニツト７−０に対応して設置され
た局部記憶アドレス・レジスタ２−０と、他方の
局部記憶ユニツト７−１に対応して設置された局
部記憶アドレス・レジスタ２−１と、一方の読出
レジスタ８−０の出力側に接続されたＸバスと、
他方の読出レジスタ８−１の出力側に接続された
Ｙバスと、Ｘバス及びＹバス上のデータが入力さ
れる加算装置９，１０と、浮動小数点演算を行う
高速演算部１と、バツフア・メモリ３と、Ｘバス
と高速演算部１の入力側を接続するバスと、Ｙバ
スと高速演算部１の入力側を接続するバスと、高
速演算部１から出力される2mビツトのデータの
内の上位側ｍビツトを一方の局部記憶書込レジス
タ５−０に送るためのバスと、高速演算部１から
出力される2mビツトのデータの内の下位側ｍビ
ツトを他方の局部記憶書込レジスタ５−１に送る
ためのバスと、バツフア・メモリ３から出力され
る2mビツトのデータの内の上位側ｍビツトを一
方の局部記憶書込レジスタ５−０に送るためのバ
スと、バツフア・メモリ３から出力される2mビ
ツトのデータの内の下位側ｍビツトを他方の局部
記憶書込レジスタ５−１に送るためのバスと、一
方の局部記憶書込レジスタ５−０からの出力デー
タを一方の書込バツフア・レジスタ６−０に送る
ための信号線l0と、一方の局部記憶書込レジスタ
５−０からの出力データを他方の書込バツフア・
レジスタ６−１に送るための信号線l2と、他方の
局部記憶書込レジスタ５−１からの出力データを
他方の書込バツフア・レジスタ６−１に送るため
の信号線l1とを具備するデータ処理システムにお
いて、 アドレス計算に用いられるｍビツトのデータを
書込む場合には、書込データを一方の局部記憶書
込レジスタ５−０にセツトし、一方の局部記憶ア
ドレス・レジスタ２−０と他方の局部記憶アドレ
ス・レジスタ２−１の内容を同一とし、信号線l0
と信号線l2を開にし、信号線l1を閉とし、局部記
憶書込レジスタ５−０にセツトされたデータを両
方の局部記憶ユニツト７−０，７−１に同時に書
き込み、 浮動小数点演算に用いられる2mビツトのデー
タを書き込む場合には、当該データの上位ｍビツ
トを一方の局部記憶書込レジスタ５−０にセツト
し、下位ｍビツトを他方の局部記憶書込レジスタ
５−１にセツトし、信号線l0と信号線l1を開にし、
信号線l2を閉とし、局部記憶書込レジスタ５−０
にセツトされたデータを局部記憶ユニツト７−０
に書き込み、これと同時に局部記憶書込レジスタ
５−１にセツトされたデータを局部記憶ユニツト
７−１に書込む ことを特徴とする局部記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10461379A JPS5629743A (en) | 1979-08-17 | 1979-08-17 | Local memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10461379A JPS5629743A (en) | 1979-08-17 | 1979-08-17 | Local memory control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5629743A JPS5629743A (en) | 1981-03-25 |
| JPS6323583B2 true JPS6323583B2 (ja) | 1988-05-17 |
Family
ID=14385279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10461379A Granted JPS5629743A (en) | 1979-08-17 | 1979-08-17 | Local memory control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5629743A (ja) |
-
1979
- 1979-08-17 JP JP10461379A patent/JPS5629743A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5629743A (en) | 1981-03-25 |
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