JPS632486B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は２つの回路の入出力端を容量結合す
る為の容量結合回路に関する。

〔発明の技術的背景〕

半導体集積回路の高集積化を図る場合、種々の
制約がある。特にパツケージのピン数と許容電力
の制約が大きい。一般に半導体集積回路のパツケ
ージは標準化されており、例えば、24ピンパツケ
ージとか28ピンパツケージというようにピン数が
決まつており、さらに許容電力も決まつている。
任意のピン数、許容電力を有するパツケージを作
ることは可能であるが、これは特殊なパツケージ
となり、高価なものとなつてしまう。したがつ
て、通常は、制約されたピン数、許容電力の範囲
内で回路を設計する必要がある。

ところで、回路機能を増やそうとする場合、一
般に回路数や素子数が増加し、ピン数や許容電力
が増加する。したがつて、パツケージのピン数や
許容電力が予じめ決められているような場合、必
要とする回路のピン数や許容電力が予じめ決めら
れたピン数や許容電力を超えてしまい、回路機能
を増やすことが不可能となる場合がある。

パツケージのピン数が予じめ決まつているよう
な場合、回路機能を増やす為には各回路間を容量
結合するのではなく直結にすることが考えられ
る。すなわち、各回路間を直結にすることによ
り、結合コンデンサを接続する為のピン数を減ら
すことができるわけである。しかしながら回路を
直結すると、前段の回路の直流ドリフト成分が後
段の回路に伝わる。したがつて、後段の回路で
は、前段の回路の直流ドリフト成分の影響を考慮
して回路設計を行なう必要が生じ、これでは充分
な信号増幅や大振幅の信号の処理を行なうことが
できなくなる。

このように、パツケージのピン数を減らそうと
すれば、回路の性能を犠牲にしなくてはならず、
回路の性能の向上を図ろうとすれば、ピン数が増
えてしまう。そこで、ピン数及び回路性能の両方
を満足のいくものにする為には、結合コンデンサ
を半導体集積回路内で形成する必要がある。しか
しながら、半導体集積回路の中で結合コンデンサ
を形成する場合、寄生容量が結合コンデンサに直
列に挿入されたりして大容量値の結合コンデンサ
を作ることは難しく、結果的に、結合コンデンサ
が相当のインピーダンスを持つてしまう。そこ
で、通常は第１図に示すように、結合コンデンサ
C₁₁の入出力端側にエミツタホロワトランジスタ
Q₁₁，Q₁₂を設け、インピーダンスを小さくして
いる。すなわち、前段の回路の出力信号は、ま
ず、入力端子１１よりエミツタホロワトランジス
タQ₁₁のベースに印加され、コンデンサC₁₁を介し
て出力側のエミツタホロワトランジスタQ₁₂のベ
ースに供給される。そして、このトランジスタ
Q₁₂のエミツタより出力端子１２を介して後段の
回路に供給される。なお、図中、Vccは電源、E₁
は前段の回路の出力直流電圧、R₁₁，R₁₂はそれ
ぞれトランジスタQ₁₁，Q₁₂のエミツタ抵抗、１
３はトランジスタQ₁₂のベースバイアス電圧E₂が
印加される端子、R₁₃はトランジスタQ₁₂のベー
スバイアス抵抗である。

〔背景技術の問題点〕

しかしながら、上記構成の容量結合回路の場
合、結合コンデンサC₁₁を半導体集積回路中に形
成することによつて半導体集積回路のチツプ面積
が大きくなる問題を有する。また、エミツタホロ
ワトランジスタQ₁₁，Q₁₂を流れる電流に比例し
た消費電力分だけ回路全体の消費電力が増加する
欠点を持つ。このエミツタホロワトランジスタ
Q₁₁，Q₁₂による消費電力は回路数が少ない場合
はあまり、問題とならないこともあるが、高集積
化により回路数が多くなるような場合は、第１図
に示すような容量結合回路も増えるので各エミツ
タホロワトランジスタQ₁₁，Q₁₂の消費電力の絶
対値が小さいものであつてもその合計電力は大き
なものとなる。その結果、許容電力の面で回路設
計に大きな影響を及ぼす。以上の点を考えれば、
高集積化される半導体集積回路に於いては、個々
の回路の消費電力を少しでも削減させることが重
要である。すなわち、個々の回路の消費電力の削
減がわずかであるとしても、高集積化半導体回路
は回路数が多いので、回路全体からみれば削減さ
れる消費電力の合計電力は大きくなる。その結果
許容電力を越えるか越えないといつた限界付近で
回路設計を行なう必要がある場合、回路設計に微
妙に影響してくる。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたも
ので、消費電力が少なく、かつ集積回路化に際し
て半導体集積回路のチツプ面積の削減に寄与する
ことができ、集積回路化するのに好適な容量結合
回路を提供することを目的とする。

〔発明の概要〕

そこで、この発明は、例えば第２図に示す回路
で説明するならばベースに前段の回路の出力信号
が印加されるトランジスタQ₂₁と、コレクタが前
記トランジスタQ₂₁のエミツタに接続され、エミ
ツタが後段の回路の入力端側に接続されるととも
に抵抗R₂₂を介して接地されるトランジスタQ₂₂
と、トランジスタQ₂₁のエミツタとトランジスタ
Q₂₂のベース間に挿入されるコンデンサC₂₁とを具
備することにより、トランジスタQ₂₁，Q₂₂を共
通の駆動電流で駆動できるようにするとともに、
トランジスタQ₂₂のコレクタ・ベース間に生じる
接合容量だけコンデンサC₂₁の容量を小さくする
ことができるように構成したものである。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳
細に説明する。第２図に於いて、トランジスタ
Q₂₁のベースには前段の回路の出力信号が印加さ
れる入力端子２１が設けられている。このトラン
ジスタQ₂₁のコレクタは電源Vccに接続され、エ
ミツタはトランジスタQ₂₂のコレクタに接続され
るとともに、コンデンサC₂₁を介してトランジス
タQ₂₂のベースに接続されている。トランジスタ
Q₂₂のベースは抵抗R₂₁を介してベースバイアス
電圧E₂が印加される端子２２に接続されている。
トランジスタQ₂₂のエミツタは出力端子２３に接
続されるとともに、抵抗R₂₂を介して接地されて
いる。なお、後段の回路の入力直流レベルはベー
スバイアス電圧E₂によつて決められる。

上記構成によれば、前段の回路の出力信号は、
トランジスタQ₂₁のベースに印加される。この出
力信号はトランジスタQ₂₁のエミツタから出力さ
れ、コンデンサC₂₁を介してトランジスタQ₂₂のベ
ースに印加される。このベースに印加された出力
信号はトランジスタQ₂₂のエミツタから出力さ
れ、後段の回路に供給される。

以上詳述したこの実施例によれば、次のような
効果がある。まず、第１図の回路に於いては、各
トランジスタQ₁₁，Q₁₂に仮に1mAの電流を流す
ものとすれば、トランジスタQ₁₁，Q₁₂の合計駆
動電流は2mAとなるが、第２図の回路では、ト
ランジスタQ₂₁，Q₂₂には全く共通の駆動電流が
流れるので、合計駆動電流は従来の半分の1mA
となり、消費電力も半分になる。また、結合コン
デンサは、コンデンサC₂₁とトランジスタQ₂₂のベ
ース・コレクタ間の接合容量との並列容量とな
る。したがつて、コンデンサC₂₁の容量値をCa、
接合容量の容量値をCbとすれば、結合コンデン
サの容量値はCa＋Cbとなる。これにより、コン
デンサC₂₁の容量値を第１図に示すコンデンサC₁₁
の容量値に比べ、Cb分だけ小さくすることがで
き、半導体集積回路のチツプ面積の縮少を図るこ
とができる。

なお、この実施例の容量結合回路によれば、第
１図の回路に比べ、消費電力を半分に削減できる
ことは前述した通りである。この場合、削減し得
る消費電力の絶対値が回路全体の消費電力に比べ
非常に小さいものであるとしても、高集積化半導
体集積回路のように回路数が多い場合は、削減し
得る消費電力の合計電力が大きくなる。その結
果、回路全体の消費電力が許容電力を超えるか超
えないかの付近で回路設計を行う場合、非常に有
効となつてくる。このことは、コンデンサC₂₁に
よるチツプ面積の削減についても言える。すなわ
ち、各容量結合回路で縮少可能なチツプ面積の絶
対値が小さいものであつたとしても、その合計面
積は非常に大きなものとなり、チツプ面積の縮少
化に大きく寄与することができる。

第３図はこの発明の第２の実施例を示す回路図
である。先の実施例では、前段の回路に対して１
つの後段の回路が接続される場合の容量結合回路
について説明した。これに対し、第３図は例えば
前段の回路に対して２つの後段の回路を容量結合
する場合の容量結合回路の構成を示す。この場
合、トランジスタQ₂₁，Q₂₂の他にもう１つトラ
ンジスタQ₂₃が付加される。トランジスタQ₂₂と
Q₂₃のコレクタ・エミツタ電流路は縦続接続さ
れ、トランジスタQ₂₂のコレクタ・はトランジス
タQ₂₁のエミツタに接続され、トランジスタQ₂₃
のエミツタは抵抗R₂₃を介して接地されている。
トランジスタQ₂₁のエミツタとトランジスタQ₂₃
のベース間にはコンデンサC₂₂が挿入されている。
また、トランジスタQ₂₃のエミツタにはトランジ
スタQ₂₂のエミツタが接続される後段の回路とは
別の後段の回路に接続される出力端子２４が設け
られている。また、トランジスタQ₂₃のベースは
抵抗R₂₄を介してベースバイアス電圧E₃が印加さ
れる端子２５に接続されている。

上記構成に於いては、前段の回路の出力信号は
トランジスタQ₂₁のエミツタから出力され、各コ
ンデンサC₂₁，C₂₂を介してトランジスタQ₂₂，Q₂₃
のベースに供給される。そして、トランジスタ
Q₂₂，Q₂₃のエミツタより出力端子２３，２４を
介して各対応する後段の回路へ供給される。

上記構成に於ける消費電力は、第２図の回路に
於ける消費電力と同じである。したがつて従来構
成によつて第３図と同じ機能を有する回路を構成
した場合に比べ、消費電力を少なくとも1/3を削
減することができる。また、コンデンサC₂₁，C₂₂
の２個分の容量値はコンデンサC₁₁の２個分の容
量値に比べ（2Cb）分少なく、半導体集積回路の
チツプ面積の縮少化に大きく寄与できる。

なお、前段の回路に対して、３個以上の後段の
回路を並列に容量結合する場合も、同様に３個以
上のトランジスタのコレクタ・エミツタ電流路を
縦続接続し、この縦続接続されたコレクタ・エミ
ツタ電流路をトランジスタQ₂₁のエミツタとアー
ス間に挿入すればよい。そして、トランジスタ
Q₂₁のエミツタとコレクタ・エミツタ電流路が縦
続接続された複数のトランジスタの各エミツタ間
にそれぞれコンデンサを挿入するようにすればよ
い。

第４図は、例えば第２図に示す回路に於いて、
出力端子２３に接続される後段の回路もトランジ
スタQ₂₁，Q₂₂の駆動電流と同一の駆動電流で駆
動するように構成した回路図である。図示の後段
の回路は例えば遅延回路であり、トランジスタ
Q₃₁、抵抗R₃₁，R₃₂、コンデンサC₃₁によつて構成
される。この場合、トランジスタQ₃₁のコレク
タ・エミツタ電流路はトランジスタQ₂₂のコレク
タ・エミツタ電流路と縦続接続され、抵抗R₃₁を
介してトランジスタQ₂₂のエミツタ側よりベース
バイアス電圧が印加される。

上記構成によれば、前段の回路の出力信号はト
ランジスタQ₂₁，Q₂₂、コンデンサC₂₁等から成る
容量結合回路を介して遅延回路に供給される。そ
して、抵抗R₃₁、コンデンサC₃₁よつて遅延され、
トランジスタQ₃₁のエミツタより出力端子３１に
導びかれる。なお、トランジスタQ₃₂、抵抗R₃₃
はバツフア回路を成すものである。

ところで、第５図は第４図に示す回路の従来構
成を示す回路図である。なお、第５図に於いて、
先の第１図、第４図と同一機能を有する部分には
同一符号を付す。

第４図の回路と第５図の回路を比べると、第４
図の回路では、トランジスタQ₂₁，Q₂₂，Q₃₁を共
通の電流で駆動することができるので、トランジ
スタQ₂₁，Q₂₂，Q₃₁の駆動電流の和は第５図に於
けるトランジスタQ₁₁，Q₁₂，Q₃₁の駆動電流の和
の1/3になり、消費電力も略1/3になる。

〔発明の効果〕

このようにこの発明によれば、消費電力が少な
く、かつ集積回路化に際して半導体集積回路のチ
ツプ面積の削減に寄与することができ、回路を集
積回路化するのに好適な容量結合回路を提供する
ことができる。

【図面の簡単な説明】

第１図は従来の容量結合回路を示す回路図、第
２図はこの発明に係る容量結合回路の一実施例を
示す回路図、第３図はこの発明の第２の実施例を
示す回路図、第４図はこの発明の第３の実施例を
示す回路図、第５図は第１図に示す回路を用い
て、第４図と同じ機能を有する回路を構成した場
合の回路図である。 Q₂₁，Q₂₂，Q₂₃…トランジスタ、C₂₁，C₂₂…コ
ンデンサ、R₂₁〜R₂₄…抵抗。

Claims (1)

1. 【特許請求の範囲】 １ ベースが前段の回路の出力端側に接続される
   第１のトランジスタと、 エミツタがそれぞれ対応するＮ個（Ｎ≧１）の
   後段の回路の各入力端側に接続されるとともに、
   コレクタ・エミツタ電流路が縦続接続され、該縦
   続接続されたコレクタ・エミツタ電流路が前記第
   １のトランジスタのエミツタと基準電位間に挿入
   されるＮ個（Ｎ≧１）の第２のトランジスタと、 前記第１のトランジスタのエミツタと前記Ｎ個
   の第２のトランジスタの各ベース間にそれぞれ挿
   入されるＮ個（Ｎ≧１）のコンデンサとを具備
   し、 前記前段の回路の出力端と前記Ｎ個の後段の回
   路の入力端とを容量結合することを特徴とする容
   量結合回路。