JPS6325382B2 - - Google Patents
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- Publication number
- JPS6325382B2 JPS6325382B2 JP56111403A JP11140381A JPS6325382B2 JP S6325382 B2 JPS6325382 B2 JP S6325382B2 JP 56111403 A JP56111403 A JP 56111403A JP 11140381 A JP11140381 A JP 11140381A JP S6325382 B2 JPS6325382 B2 JP S6325382B2
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- priority
- circuit
- access request
- determination means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はメモリアクセス制御方式に関する。
特に、複数サブプロセツサ群からのメモリアク
セス要求の優先度を予め定められた優先順位にし
たがい判定して一つのメモリアクセス要求を選択
する優先度判定手段を備え、該選択結果によりメ
モリアクセスする機能を有する前記サブプロセツ
サ群対応のシステム制御装置におけるメモリアク
セス制御方式に関する。
セス要求の優先度を予め定められた優先順位にし
たがい判定して一つのメモリアクセス要求を選択
する優先度判定手段を備え、該選択結果によりメ
モリアクセスする機能を有する前記サブプロセツ
サ群対応のシステム制御装置におけるメモリアク
セス制御方式に関する。
従来のこの種のメモリアクセス制御方式はその
一例を第１図に示すように、２つのシステム制御
装置２０Ａおよび２０Ｂは各々第１優先度判定回
路（以下第１回路を略称する）２１Ａおよび２１
Ｂと第２優先度判定回路（以下第２回路と略称す
る）２２Ａおよび２２Ｂとを備え、各々４つのサ
ブプロセツサ１１Ａ〜１４Ａおよび１１Ｂ〜１４
Ｂからなる２つのサブプロセツサ群１０Ａおよび
１０Ｂからの各々最大４つ合計８つ迄のメモリア
クセス要求１１A′〜１４A′および１１B′〜１４
B′のうちから第一位の優先度をもつメモリアク
セス要求を選択してメモリ３０Ａまたは３０Ｂを
アクセスする。
一例を第１図に示すように、２つのシステム制御
装置２０Ａおよび２０Ｂは各々第１優先度判定回
路（以下第１回路を略称する）２１Ａおよび２１
Ｂと第２優先度判定回路（以下第２回路と略称す
る）２２Ａおよび２２Ｂとを備え、各々４つのサ
ブプロセツサ１１Ａ〜１４Ａおよび１１Ｂ〜１４
Ｂからなる２つのサブプロセツサ群１０Ａおよび
１０Ｂからの各々最大４つ合計８つ迄のメモリア
クセス要求１１A′〜１４A′および１１B′〜１４
B′のうちから第一位の優先度をもつメモリアク
セス要求を選択してメモリ３０Ａまたは３０Ｂを
アクセスする。
以下、参照記号にＡを付した左側の系に注目し
てこれを自系統、Ｂを付した右側の系を他系統と
称して説明するが、ＡとＢを入れ替えてもよい。
てこれを自系統、Ｂを付した右側の系を他系統と
称して説明するが、ＡとＢを入れ替えてもよい。
第１回路は自系統のサブプロセツサ１１Ａ〜１
４Ａからのメモリアクセス要求１１A′〜１４
A′のみが直接入力され、予め定められた優先順
位にしたがいこのうち一つを選択して、自系統の
第２回路２２Ａと他系統の第２回路２２Ｂとに出
力する。
４Ａからのメモリアクセス要求１１A′〜１４
A′のみが直接入力され、予め定められた優先順
位にしたがいこのうち一つを選択して、自系統の
第２回路２２Ａと他系統の第２回路２２Ｂとに出
力する。
第２回路２２Ａには自系統の第１回路出力２１
A′と他系統の第１回路２１B′とが入力され、予
め定められた優先順位にしたがいこのうちの一つ
を選択して、選択されたものが自系統の第１回路
出力２１A′であればこれを第２回路出力２２
A′として自系統のフリツプフロツプ２６Ａに出
力する。
A′と他系統の第１回路２１B′とが入力され、予
め定められた優先順位にしたがいこのうちの一つ
を選択して、選択されたものが自系統の第１回路
出力２１A′であればこれを第２回路出力２２
A′として自系統のフリツプフロツプ２６Ａに出
力する。
フリツプフロツプ２６Ａはこの第２回路出力２
２A′によりセツトされるとメモリアクセス要求
２６A′をメモリ３０Ａおよび３０Ｂに出力し、
図示されていない回路により選択されたサブプロ
セツサのコマンド、アドレスおよび書込みデータ
等がメモリ３０Ａおよび３０Ｂに供給されてメモ
リアクセスが実行される。
２A′によりセツトされるとメモリアクセス要求
２６A′をメモリ３０Ａおよび３０Ｂに出力し、
図示されていない回路により選択されたサブプロ
セツサのコマンド、アドレスおよび書込みデータ
等がメモリ３０Ａおよび３０Ｂに供給されてメモ
リアクセスが実行される。
このような従来構成では、サブプロセツサから
のメモリアクセス要求１１A′〜１４A′は他系統
の第１回路２１Ｂへは直接入力されず、自系統の
第１回路２１Ａにおける予選を経た後の第１回路
出力２１A′として他系統の第２回路２２Ｂへ間
接的に入力されている。
のメモリアクセス要求１１A′〜１４A′は他系統
の第１回路２１Ｂへは直接入力されず、自系統の
第１回路２１Ａにおける予選を経た後の第１回路
出力２１A′として他系統の第２回路２２Ｂへ間
接的に入力されている。
この他系統の第２回路２２Ｂに入力される第１
回路出力２１Ａはそのインタフエースの大量さの
故に一般にはそれぞれ独立匡体に収容されるシス
テム制御装置２０Ａと２０Ｂとにまたがつてケー
ブル等を介して供給されるため、その伝搬時間
T3は自系統内における第１回路出力２１A′の第
２回路２２Ａへの伝搬時間T1に比べ、相当長い
ものになる。したがつて、サブプロセツサがメモ
リアクセス要求を出力してからこれがメモリに到
達する迄のメモリアクセス要求伝搬時間は、サブ
プロセツサから第１回路、第１回路から他系統の
第２回路および第２回路からメモリまでの各伝搬
時間T0，T3およびT2の合計TBになり、このメモ
リアクセス要求伝搬時間TBは、第２図に示すよ
うにメモリアクセス要求が自系統内のみを流れる
場合のメモリアクセス要求伝搬時間TAに比べて
長いものになり、メモリアクセスタイムを長くす
るという欠点がある。
回路出力２１Ａはそのインタフエースの大量さの
故に一般にはそれぞれ独立匡体に収容されるシス
テム制御装置２０Ａと２０Ｂとにまたがつてケー
ブル等を介して供給されるため、その伝搬時間
T3は自系統内における第１回路出力２１A′の第
２回路２２Ａへの伝搬時間T1に比べ、相当長い
ものになる。したがつて、サブプロセツサがメモ
リアクセス要求を出力してからこれがメモリに到
達する迄のメモリアクセス要求伝搬時間は、サブ
プロセツサから第１回路、第１回路から他系統の
第２回路および第２回路からメモリまでの各伝搬
時間T0，T3およびT2の合計TBになり、このメモ
リアクセス要求伝搬時間TBは、第２図に示すよ
うにメモリアクセス要求が自系統内のみを流れる
場合のメモリアクセス要求伝搬時間TAに比べて
長いものになり、メモリアクセスタイムを長くす
るという欠点がある。
本発明の目的は上述の欠点を除去してメモリア
クセスタイムを高速化するメモリアクセス制御方
式を提供することにある。
クセスタイムを高速化するメモリアクセス制御方
式を提供することにある。
本発明の方式は、主記憶装置を共用し合う複数
サブプロセツサ群におけるメモリアクセス制御方
式において、 各サブプロセツサ群対応に、 サブプロセツサ群から直接入力するメモリアク
セス要求の優先度を予め定めた優先順位にしたが
い判定して一つのメモリアクセス要求を選択する
第１優先度判定手段と、 他のサブプロセツサ群から直接入力するメモリ
アクセス要求の優先度を予め定めた優先順位にし
たがい判定して一つのメモリアクセス要求を選択
する第２の優先度判定手段と、 第１の優先度判定手段および第２の優先度判定
手段における各選択結果のうちから予め定めた優
先順位にしたがい一つを最終選択する第３の優先
度判定手段 とを設け、最終選択されたメモリアクセス要求
が対応するサブプロセツサ群から出力されたもの
であるときにのみこのメモリアクセス要求をすべ
ての主記憶装置に供給するようにしたことを特徴
とする。
サブプロセツサ群におけるメモリアクセス制御方
式において、 各サブプロセツサ群対応に、 サブプロセツサ群から直接入力するメモリアク
セス要求の優先度を予め定めた優先順位にしたが
い判定して一つのメモリアクセス要求を選択する
第１優先度判定手段と、 他のサブプロセツサ群から直接入力するメモリ
アクセス要求の優先度を予め定めた優先順位にし
たがい判定して一つのメモリアクセス要求を選択
する第２の優先度判定手段と、 第１の優先度判定手段および第２の優先度判定
手段における各選択結果のうちから予め定めた優
先順位にしたがい一つを最終選択する第３の優先
度判定手段 とを設け、最終選択されたメモリアクセス要求
が対応するサブプロセツサ群から出力されたもの
であるときにのみこのメモリアクセス要求をすべ
ての主記憶装置に供給するようにしたことを特徴
とする。
次に本発明の実施例について図面を参照して詳
細に説明する。
細に説明する。
第３図は本発明の一実施例を示す回路図であ
る。
る。
サブプロセツサ群１０Ａおよび１０Ｂと、シス
テム制御装置２０Ａおよび２０Ｂと、メモリ３０
Ａおよび３０Ｂとから構成される各情報処理装置
は、２つのオペレーシヨンシステムにより別個の
ジヨブを実行できるし、１つのオペレーシヨンシ
ステムにより１つのより大きなジヨブも実行でき
る。また、１つのオペレーシヨンシステムにより
２つの情報処理装置をデユプレツクスシステムと
してより高信頼性のある情報処理システムを構成
することもできる。すなわち、より高度かつ多様
な情報処理化指向を強めつつある昨今のユーザニ
ーズに応えるため柔軟性のある情報処理システム
が構成できるようになつている。
テム制御装置２０Ａおよび２０Ｂと、メモリ３０
Ａおよび３０Ｂとから構成される各情報処理装置
は、２つのオペレーシヨンシステムにより別個の
ジヨブを実行できるし、１つのオペレーシヨンシ
ステムにより１つのより大きなジヨブも実行でき
る。また、１つのオペレーシヨンシステムにより
２つの情報処理装置をデユプレツクスシステムと
してより高信頼性のある情報処理システムを構成
することもできる。すなわち、より高度かつ多様
な情報処理化指向を強めつつある昨今のユーザニ
ーズに応えるため柔軟性のある情報処理システム
が構成できるようになつている。
第１図に示した従来例と同じようにこれら情報
処理装置をいま１つのオペレーシヨンシステム下
で動作させ、演算プロセツサや入出力プロセツサ
である８つのサブプロセツサ１１Ａ〜１４Ａおよ
び１１Ｂ〜１４Ｂから複数のメモリアクセス要求
がある場合に、予め定められた優先順位にしたが
いシステム制御装置２０Ａおよび２０Ｂが優先度
を判定し、一つのメモリアクセス要求のみを選択
し、該選択されたメモリアクセス要求を出力した
サブプロセツサにメモリへのアクセスを許すよう
にしている。
処理装置をいま１つのオペレーシヨンシステム下
で動作させ、演算プロセツサや入出力プロセツサ
である８つのサブプロセツサ１１Ａ〜１４Ａおよ
び１１Ｂ〜１４Ｂから複数のメモリアクセス要求
がある場合に、予め定められた優先順位にしたが
いシステム制御装置２０Ａおよび２０Ｂが優先度
を判定し、一つのメモリアクセス要求のみを選択
し、該選択されたメモリアクセス要求を出力した
サブプロセツサにメモリへのアクセスを許すよう
にしている。
第３図からわかるように、本実施例は、システ
ム制御装置２０Ａは３つの優先度判定回路２３Ａ
〜２５Ａを備え、該回路のうちの２つの回路２３
Ａと２４Ａとに各々自系統のサブプロセツサ１１
Ａ〜１４Ａからのメモリアクセス要求１１A′〜
１４A′と他系統のサブプロセツサ１１Ｂ〜１４
Ｂからのメモリアクセス要求１１B′〜１４B′と
が直接入力されている。すなわち、３つの優先度
判定回路２３Ａ〜２５Ａからなる優先度判定手段
に全サブプロセツサからのメモリアクセス要求が
直接入力されていることになる。
ム制御装置２０Ａは３つの優先度判定回路２３Ａ
〜２５Ａを備え、該回路のうちの２つの回路２３
Ａと２４Ａとに各々自系統のサブプロセツサ１１
Ａ〜１４Ａからのメモリアクセス要求１１A′〜
１４A′と他系統のサブプロセツサ１１Ｂ〜１４
Ｂからのメモリアクセス要求１１B′〜１４B′と
が直接入力されている。すなわち、３つの優先度
判定回路２３Ａ〜２５Ａからなる優先度判定手段
に全サブプロセツサからのメモリアクセス要求が
直接入力されていることになる。
したがつて、第４図に示すように自系統および
他系統のサブプロセツサからのメモリアクセス要
求がメモリに到達する迄の伝搬時間差は僅少とな
り、このためメモリアクセスタイムを高速化でき
るようになる。
他系統のサブプロセツサからのメモリアクセス要
求がメモリに到達する迄の伝搬時間差は僅少とな
り、このためメモリアクセスタイムを高速化でき
るようになる。
第１図は従来の一例、第３図は本発明の一実施
例を各々示す図であり、第２図と第４図とは各々
第１図と第３図を説明するための図である。 図において、１１Ａ〜１４Ａ，１１Ｂ〜１４Ｂ
……サブプロセツサ、１０Ａ，１０Ｂ……サブプ
ロセツサ群、２１Ａ，２１Ｂ……第１優先度判定
回路（第１回路）、２２Ａ，２２Ｂ……第２優先
度判定回路（第２回路）、２３Ａ，２４Ａ，２５
Ａ，２３Ｂ，２４Ｂ，２５Ｂ……優先度判定回
路、２０Ａ，２０Ｂ……システム制御装置、２６
Ａ，２６Ｂ……フリツプフロツプ、３０Ａ，３０
Ｂ……メモリ、１１A′〜１４A′，１１B′〜１４
B′，２６A′〜２６B′……メモリアクセス要求、
２１A′，２１B′……第１回路出力、２２A′，２
２B′……第２回路出力、T0，T0′，T1，T2，T3
……伝搬時間、TA，TB……メモリアクセス要求
伝搬時間。
例を各々示す図であり、第２図と第４図とは各々
第１図と第３図を説明するための図である。 図において、１１Ａ〜１４Ａ，１１Ｂ〜１４Ｂ
……サブプロセツサ、１０Ａ，１０Ｂ……サブプ
ロセツサ群、２１Ａ，２１Ｂ……第１優先度判定
回路（第１回路）、２２Ａ，２２Ｂ……第２優先
度判定回路（第２回路）、２３Ａ，２４Ａ，２５
Ａ，２３Ｂ，２４Ｂ，２５Ｂ……優先度判定回
路、２０Ａ，２０Ｂ……システム制御装置、２６
Ａ，２６Ｂ……フリツプフロツプ、３０Ａ，３０
Ｂ……メモリ、１１A′〜１４A′，１１B′〜１４
B′，２６A′〜２６B′……メモリアクセス要求、
２１A′，２１B′……第１回路出力、２２A′，２
２B′……第２回路出力、T0，T0′，T1，T2，T3
……伝搬時間、TA，TB……メモリアクセス要求
伝搬時間。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置を共用し合う複数サブプロセツサ
群におけるメモリアクセス制御方式において、 前記各サブプロセツサ群対応に、 該サブプロセツサ群から直接入力するメモリア
クセス要求の優先度を予め定めた優先順位にした
がい判定して一つのメモリアクセス要求を選択す
る第１の優先度判定手段と、 他のサブプロセツサ群から直接入力するメモリ
アクセス要求の優先度を予め定めた優先順位にし
たがい判定して一つのメモリアクセス要求を選択
する第２の優先度判定手段と、 前記第１の優先度判定手段および第２の優先度
判定手段における各選択結果のうちから予め定め
た優先順位にしたがい一つを最終選択する第３の
優先度判定手段 とを設け、最終選択されたメモリアクセス要求が
前記対応するサブプロセツサ群から出力されたも
のであるときにのみこのメモリアクセス要求をす
べての主記憶装置に供給するようにしたことを特
徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140381A JPS5814261A (ja) | 1981-07-16 | 1981-07-16 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140381A JPS5814261A (ja) | 1981-07-16 | 1981-07-16 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814261A JPS5814261A (ja) | 1983-01-27 |
| JPS6325382B2 true JPS6325382B2 (ja) | 1988-05-25 |
Family
ID=14560262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11140381A Granted JPS5814261A (ja) | 1981-07-16 | 1981-07-16 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814261A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150052A (en) * | 1981-03-12 | 1982-09-16 | Fujitsu Ltd | Access control system |
-
1981
- 1981-07-16 JP JP11140381A patent/JPS5814261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814261A (ja) | 1983-01-27 |
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