JPS6331111B2 - - Google Patents
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- Publication number
- JPS6331111B2 JPS6331111B2 JP54088732A JP8873279A JPS6331111B2 JP S6331111 B2 JPS6331111 B2 JP S6331111B2 JP 54088732 A JP54088732 A JP 54088732A JP 8873279 A JP8873279 A JP 8873279A JP S6331111 B2 JPS6331111 B2 JP S6331111B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- gate
- polycrystalline silicon
- substrate
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置に関し、特にソース・ド
レインを形成する半導体と、逆の型の半導体でゲ
ートが形成されるシリコンゲートMOSFETの構
成に関する。
レインを形成する半導体と、逆の型の半導体でゲ
ートが形成されるシリコンゲートMOSFETの構
成に関する。
本発明の目的は、ゲートの仕事関数が異なる一
対の同極性のシリコンゲートMOSFETにおい
て、両者のしきい値電圧の差電圧が設計値通りに
精度良く得られしかも該差電圧を電源電圧変動に
対して安定であるように構成することである。
対の同極性のシリコンゲートMOSFETにおい
て、両者のしきい値電圧の差電圧が設計値通りに
精度良く得られしかも該差電圧を電源電圧変動に
対して安定であるように構成することである。
β（β＝μWCox／Ｌ、ただし、μ、Ｗ、Ｌ、
Coxはそれぞれ移動度、チヤネル幅、チヤネル
長、ゲート酸化膜の単位面積当りの容量）の値が
等しくしきい値電圧VTの値が異なる一対の同極
性のMOSFETを得る場合に、一対の同サイズの
MOSFETを、互いに極性の異なる多結晶シリコ
ンを用いてゲートを形成することにより実現する
方法がある。
Coxはそれぞれ移動度、チヤネル幅、チヤネル
長、ゲート酸化膜の単位面積当りの容量）の値が
等しくしきい値電圧VTの値が異なる一対の同極
性のMOSFETを得る場合に、一対の同サイズの
MOSFETを、互いに極性の異なる多結晶シリコ
ンを用いてゲートを形成することにより実現する
方法がある。
上述の一対のMOSFETのうち一方はゲート極
板がＰ形多結晶シリコンより成り他方はＮ形多結
晶シリコンより成るものであつてその不純物濃度
がそれぞれNA、NDであるとする。このとき、両
MOSFETのしきい値電圧の差電圧VD両ゲート極
板の仕事関数差として与えられ、次式で表わされ
る。
板がＰ形多結晶シリコンより成り他方はＮ形多結
晶シリコンより成るものであつてその不純物濃度
がそれぞれNA、NDであるとする。このとき、両
MOSFETのしきい値電圧の差電圧VD両ゲート極
板の仕事関数差として与えられ、次式で表わされ
る。
VD＝KT／ｑlogeNA・ND／ni2 (1)
ただし、ｋはボルツマン定数、Ｔは絶対温度、
ｑは単位電荷、niは真性半導体の不純物濃度であ
る。式(1)で得られる電圧VDは信頼度の高い基準
電圧として広く応用が可能である。
ｑは単位電荷、niは真性半導体の不純物濃度であ
る。式(1)で得られる電圧VDは信頼度の高い基準
電圧として広く応用が可能である。
次に、第１図乃至第４図を用いて、上述の
MOSFET対の従来構成および本発明による構成
を説明する。MOSFETがＰチヤネルトランジス
タである場合を例にとると第１図勿至第４図にお
いて、各記号の意味は次の通りである。
MOSFET対の従来構成および本発明による構成
を説明する。MOSFETがＰチヤネルトランジス
タである場合を例にとると第１図勿至第４図にお
いて、各記号の意味は次の通りである。
１０１，２０１，３０１，４０１………Ｎ型基
板 １０２，２０２，３０２，４０２………Ｐ型シ
リコン層 １０３，２０３，３０３，４０３………ゲート
酸化膜 １０４，３０４………Ｎ型多結晶シリコン ２０４，４０４，１０５，３０５……Ｐ型多結
晶シリコン ３０６，４０６……ソース・ドレイン形成以前
の工程（例：ストツパ形成時、Ｐウエル形成時）
において形成されたＰ型領域。
板 １０２，２０２，３０２，４０２………Ｐ型シ
リコン層 １０３，２０３，３０３，４０３………ゲート
酸化膜 １０４，３０４………Ｎ型多結晶シリコン ２０４，４０４，１０５，３０５……Ｐ型多結
晶シリコン ３０６，４０６……ソース・ドレイン形成以前
の工程（例：ストツパ形成時、Ｐウエル形成時）
において形成されたＰ型領域。
一般にMOSFETを集積回路（以下、ICと略
記）の工程で作る場合、パターン設計の段階にお
いて予めマスクずれに対する配慮が必要である。
記）の工程で作る場合、パターン設計の段階にお
いて予めマスクずれに対する配慮が必要である。
この点に留意しMOSFETがセルフアラインで
形成されることを考慮すると、ソース・ドレイン
をＰ型半導体、ゲートをＮ型半導体で形成する場
合には、ゲート極板のソース側の端およびドレイ
ン側の端にＰ型の領域を帯状に設けなくてはなら
ない。従来は、これをＰ型多結晶シリコン１０５
がMOSFETのチヤネルの上部に重なるように第
１図の如く実現していた。また、ソース・ドレイ
ン及びゲートをＰ型半導体で形成する場合には、
第１図のMOSFETとチヤンネル長が等しくなる
ように第２図のごとく実現していた。この方法に
よつてMOSFET対を実現した場合、第１図でＮ
型多結晶シリコン１０４、Ｐ型多結晶シリコン１
０５の両者の仕事関数が異なるため、第１図の
MOSFETと第２図のMOSFETとのしきい値の
差VDは式(1)のような簡単な式では表わされず、
設計値通りの基準電圧が得られない。本発明は、
以下に説明する手法によつてかかる欠点を除去し
たものである。
形成されることを考慮すると、ソース・ドレイン
をＰ型半導体、ゲートをＮ型半導体で形成する場
合には、ゲート極板のソース側の端およびドレイ
ン側の端にＰ型の領域を帯状に設けなくてはなら
ない。従来は、これをＰ型多結晶シリコン１０５
がMOSFETのチヤネルの上部に重なるように第
１図の如く実現していた。また、ソース・ドレイ
ン及びゲートをＰ型半導体で形成する場合には、
第１図のMOSFETとチヤンネル長が等しくなる
ように第２図のごとく実現していた。この方法に
よつてMOSFET対を実現した場合、第１図でＮ
型多結晶シリコン１０４、Ｐ型多結晶シリコン１
０５の両者の仕事関数が異なるため、第１図の
MOSFETと第２図のMOSFETとのしきい値の
差VDは式(1)のような簡単な式では表わされず、
設計値通りの基準電圧が得られない。本発明は、
以下に説明する手法によつてかかる欠点を除去し
たものである。
本発明による、ソース・ドレインがＰ型半導体
でゲートがＮ型半導体のMOSFETはＰ型のシリ
コン層３０６をソース・ドレインのチヤネル側に
設けて第３図に示すように形成される。また、こ
れと対をなす、ゲートがＰ型半導体のMOSFET
は第３図のMOSFETとチヤネル長が等しくなる
ように第４図に示すように形成される。第５図は
第３図のMOSFETを設計するためのパターン図
の一例であり、５０１がゲートの端、５０２がゲ
ート極板上のＰ型領域とＮ型領域との境界、５０
３および５０４がソース・ドレイン形成以前の工
程で基板に形成するＰ型領域の境界である。
でゲートがＮ型半導体のMOSFETはＰ型のシリ
コン層３０６をソース・ドレインのチヤネル側に
設けて第３図に示すように形成される。また、こ
れと対をなす、ゲートがＰ型半導体のMOSFET
は第３図のMOSFETとチヤネル長が等しくなる
ように第４図に示すように形成される。第５図は
第３図のMOSFETを設計するためのパターン図
の一例であり、５０１がゲートの端、５０２がゲ
ート極板上のＰ型領域とＮ型領域との境界、５０
３および５０４がソース・ドレイン形成以前の工
程で基板に形成するＰ型領域の境界である。
また、５０５はゲートと配線とのコンタクトで
ある。パターン設計する上で注意すべき点は、拡
散工程での不純物イオンの広がりを考慮に入れ
て、第３図のチヤネルの両端３２０，３２１がそ
れぞれＰ型多結晶シリコンとＮ型多結晶シリコン
との境界３１０，３１１より内側（チヤネル側）
に形成されるようにすること及び３２０，３２１
間の距離が第４図の４２０，４２１間の距離に等
しくなるように（即ち、第３図のMOSFETと第
４図のMOSFETとでチヤネル長が等しくなるよ
うに）することである。こうすることによつて対
とするトランジスタのβを精度よく等しくでき
る。
ある。パターン設計する上で注意すべき点は、拡
散工程での不純物イオンの広がりを考慮に入れ
て、第３図のチヤネルの両端３２０，３２１がそ
れぞれＰ型多結晶シリコンとＮ型多結晶シリコン
との境界３１０，３１１より内側（チヤネル側）
に形成されるようにすること及び３２０，３２１
間の距離が第４図の４２０，４２１間の距離に等
しくなるように（即ち、第３図のMOSFETと第
４図のMOSFETとでチヤネル長が等しくなるよ
うに）することである。こうすることによつて対
とするトランジスタのβを精度よく等しくでき
る。
ところで以上の例では、ソース・ドレインをＰ
型半導体で形成した場合について説明したが、ソ
ース・ドレインをＮ型半導体で形成した場合につ
いても全く同様のことが言える。即ち、上述の例
でＰ型とＮ型とを逆にしても本発明に該当する。
型半導体で形成した場合について説明したが、ソ
ース・ドレインをＮ型半導体で形成した場合につ
いても全く同様のことが言える。即ち、上述の例
でＰ型とＮ型とを逆にしても本発明に該当する。
本発明の一応用例を第６図ａに示す。（この回
路については特開昭53−47953に詳しい説明がな
されている。）同図において、６０１はゲートを
Ｎ型多結晶シリコンで形成したしきい値の高いＰ
チヤネルMOSFET、６０２乃至６０６は通常の
MOSFETであり、６０７は入力端子、６０８は
出力端子、６０９は正電源、６１０は負電源であ
る。６０７に第６図ｂ６１１のような信号が入力
されると、６１１がローの期間６０８に６０１と
６０２のしきい値電圧の差電圧が出力される。こ
の本発明を用いた第６図の回路はコンパレータの
基準電源などへ適用すると効果が大きい。
路については特開昭53−47953に詳しい説明がな
されている。）同図において、６０１はゲートを
Ｎ型多結晶シリコンで形成したしきい値の高いＰ
チヤネルMOSFET、６０２乃至６０６は通常の
MOSFETであり、６０７は入力端子、６０８は
出力端子、６０９は正電源、６１０は負電源であ
る。６０７に第６図ｂ６１１のような信号が入力
されると、６１１がローの期間６０８に６０１と
６０２のしきい値電圧の差電圧が出力される。こ
の本発明を用いた第６図の回路はコンパレータの
基準電源などへ適用すると効果が大きい。
更に本発明の最大の効果は、基準電圧回路に応
用した場合式(1)に基づいて設計した電圧が精度良
く得られると同時に電源電圧変動除去比が極めて
高いことである。また、得られる基準電圧はツエ
ナーダイオードを用いるものなどに比較して量産
ばらつきが小さい。従つて、本発明はＡ／Ｄ変換
器、Ｄ／Ａ変換器等各種のリニア回路の基準電圧
源として応用できるものである。
用した場合式(1)に基づいて設計した電圧が精度良
く得られると同時に電源電圧変動除去比が極めて
高いことである。また、得られる基準電圧はツエ
ナーダイオードを用いるものなどに比較して量産
ばらつきが小さい。従つて、本発明はＡ／Ｄ変換
器、Ｄ／Ａ変換器等各種のリニア回路の基準電圧
源として応用できるものである。
第１図及び第２図は、従来構成による、しきい
値が相異なるシリコンゲートMOSFET対。第３
図及び第４図は、本発明の構成による。しきい値
が相異なるシリコンゲートMOSFET対。第５図
は、本発明のシリコンゲートMOSFETのパター
ン図の一例。第６図ａ，ｂは本発明の一応用例。
値が相異なるシリコンゲートMOSFET対。第３
図及び第４図は、本発明の構成による。しきい値
が相異なるシリコンゲートMOSFET対。第５図
は、本発明のシリコンゲートMOSFETのパター
ン図の一例。第６図ａ，ｂは本発明の一応用例。
Claims (1)
- １ 第１導電型の基板、前記基板上に選択的に形
成されたゲート酸化膜、前記ゲート酸化膜上の中
央部上に形成された第１導電型の多結晶シリコン
及び前記ゲート酸化膜上の端部上に形成された第
２導電型の多結晶シリコンからなるゲート、前記
ゲートの両側の前記基板中に形成された第２導電
型シリコン層及び前記第２導電型シリコン層の一
部と重なり前記第２導電型の多結晶シリコン下の
前記基板と前記第１導電型の多結晶シリコン下の
前記基板の一部にまたがつて形成された第２導電
型領域からなるソース・ドレインよりなる第１ト
ランジスタと、前記基板に形成され前記第１トラ
ンジスタと同じ極性及び同じチヤンネル長を有
し、かつ第２導電型の多結晶シリコンからなるゲ
ートよりなる第２トランジスタとを有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8873279A JPS5612773A (en) | 1979-07-12 | 1979-07-12 | Silicon gate mos field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8873279A JPS5612773A (en) | 1979-07-12 | 1979-07-12 | Silicon gate mos field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5612773A JPS5612773A (en) | 1981-02-07 |
| JPS6331111B2 true JPS6331111B2 (ja) | 1988-06-22 |
Family
ID=13951086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8873279A Granted JPS5612773A (en) | 1979-07-12 | 1979-07-12 | Silicon gate mos field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5612773A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151828A (ja) * | 1992-10-30 | 1994-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2014053414A (ja) * | 2012-09-06 | 2014-03-20 | Denso Corp | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286084A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Field effect transistor |
| JPS5432078A (en) * | 1977-08-16 | 1979-03-09 | Nec Corp | Semiconductor device |
-
1979
- 1979-07-12 JP JP8873279A patent/JPS5612773A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5612773A (en) | 1981-02-07 |
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