JPS6333301B2 - - Google Patents
Info
- Publication number
- JPS6333301B2 JPS6333301B2 JP14876780A JP14876780A JPS6333301B2 JP S6333301 B2 JPS6333301 B2 JP S6333301B2 JP 14876780 A JP14876780 A JP 14876780A JP 14876780 A JP14876780 A JP 14876780A JP S6333301 B2 JPS6333301 B2 JP S6333301B2
- Authority
- JP
- Japan
- Prior art keywords
- management information
- product
- pellet
- circuits
- product management
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/22—Means for limiting or controlling the pin/gate ratio
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置にかかり、とくに複数の
製品管理情報を有する半導体装置に関する。
製品管理情報を有する半導体装置に関する。
最近、カスタムLSIの要求が増えており、一品
種あたり数百個、数十個あるいは数個だけ必要
で、それ以上は不用であるというような少量多品
種時代に突入しつつある。このような情勢になる
と製品管理を現状のような汎用の大量生産と同じ
管理方式をとり続ければ相当な工数と人手と場所
を必要とすることが予想される。
種あたり数百個、数十個あるいは数個だけ必要
で、それ以上は不用であるというような少量多品
種時代に突入しつつある。このような情勢になる
と製品管理を現状のような汎用の大量生産と同じ
管理方式をとり続ければ相当な工数と人手と場所
を必要とすることが予想される。
現在、少量多品種の生産ではマスター・スライ
ス法やPLA（Programmable logic array）法な
どにより、同一の下地（ウエーハ）から配線など
を変更するだけで少量多品種に答えようとしてい
るが、この下地を作る工程までは大量生産方式を
とれるが、その後の配線工程以後はそのようには
いかず、一つの下地から何千品種と出て来ること
が予想される。この場合、一品種が数個のものか
ら数百個のものまで同一の製造ラインで管理しな
ければならない。配線後のウエーハ・テストから
はじまりパツケージング工程、捺印工程、信頼性
テスト等で品種が多くなれば、人手の介在も多く
なり、伝票処理も増え工数が急激に増加すること
が予想される。また、人手によつて数個単位で物
が製造ラインを流れたら品種の読み違いによる誤
りも多くなることが考えられる。さらに、ボンデ
イング・バツト数（またはパツケージのピン数）
の異なるマンター・スライスやPLAを同一製造
ラインで流さなければならないとすると、それら
の工数、人手等は膨大なものになる。それでは、
カスタムLSIに要求されるターン・アラウンド・
タイムの短かさとコストの安さは逆に、長く、高
くなり円滑な少量多品種生産はできなくなる。
ス法やPLA（Programmable logic array）法な
どにより、同一の下地（ウエーハ）から配線など
を変更するだけで少量多品種に答えようとしてい
るが、この下地を作る工程までは大量生産方式を
とれるが、その後の配線工程以後はそのようには
いかず、一つの下地から何千品種と出て来ること
が予想される。この場合、一品種が数個のものか
ら数百個のものまで同一の製造ラインで管理しな
ければならない。配線後のウエーハ・テストから
はじまりパツケージング工程、捺印工程、信頼性
テスト等で品種が多くなれば、人手の介在も多く
なり、伝票処理も増え工数が急激に増加すること
が予想される。また、人手によつて数個単位で物
が製造ラインを流れたら品種の読み違いによる誤
りも多くなることが考えられる。さらに、ボンデ
イング・バツト数（またはパツケージのピン数）
の異なるマンター・スライスやPLAを同一製造
ラインで流さなければならないとすると、それら
の工数、人手等は膨大なものになる。それでは、
カスタムLSIに要求されるターン・アラウンド・
タイムの短かさとコストの安さは逆に、長く、高
くなり円滑な少量多品種生産はできなくなる。
本発明は上に述べたような、ボンデイング・パ
ツト数の異なるマスター・スライスやPLAが混
在したものを同一製造ラインで流した場合に起き
る混乱を解消するための半導体装置である。
ツト数の異なるマスター・スライスやPLAが混
在したものを同一製造ラインで流した場合に起き
る混乱を解消するための半導体装置である。
本発明の特徴は、半導体装置のペレツトの各ボ
ンデイング・パツトまたはパツケージの各ピンの
複数の信号により製品名、製造番号、テスト・プ
ログラム名等を認識して半導体装置の小量多品種
の製造工程、試験工程の自動化に、さらにその半
導体装置を使用して機器をアセンブルするときの
自動化に役立たせる製品管理機能を内蔵した半導
体装置である。
ンデイング・パツトまたはパツケージの各ピンの
複数の信号により製品名、製造番号、テスト・プ
ログラム名等を認識して半導体装置の小量多品種
の製造工程、試験工程の自動化に、さらにその半
導体装置を使用して機器をアセンブルするときの
自動化に役立たせる製品管理機能を内蔵した半導
体装置である。
さらに具体的にいえば、この発明は半導体装置
のペレツト上の各ボンデイング・パツトまたはパ
ツケージのピンの信号により製品名、製造番号、
テスト・プログラム名等を知ることができる製品
管理に関する機能を内蔵した半導体装置におい
て、各ボンデイング・パツト（またはピン）と接
続してある各内部回路との間にスイツチ機能を持
つた複数の製品管理情報回路とそれらを制御する
複数のスイツチ制御線を内蔵した半導体装置であ
る。
のペレツト上の各ボンデイング・パツトまたはパ
ツケージのピンの信号により製品名、製造番号、
テスト・プログラム名等を知ることができる製品
管理に関する機能を内蔵した半導体装置におい
て、各ボンデイング・パツト（またはピン）と接
続してある各内部回路との間にスイツチ機能を持
つた複数の製品管理情報回路とそれらを制御する
複数のスイツチ制御線を内蔵した半導体装置であ
る。
以下に、本発明の実施例に基づいて図面を参照
しながら説明する。
しながら説明する。
第１図は本発明の実施例であるICのペレツト
の一部を示している。このペレツトではボンデイ
ング・パツト１，２，３と内部回路１６，１７，
１８との間に製品管理情報とスイツチの両方を内
蔵した回路１０，１１，１２，１３，１４，１５
を設ける。さらに、内部回路１６，１７，１８と
製品管理情報回路を切換えるスイツチ回路７，
８，９を設ける。上記の回路１０〜１５には製品
管理情報として“１”か“０”の論理信号または
ある電圧レベルを有した回路と、さらに隣り合つ
た回路との接続をスイツチするスイツチ機能を内
蔵している。これらの製品管理情報回路は、内部
回路１個に対して複数個用意されており、複数の
制御線によつて制御される。例えば、第１図では
内部回路１６に対して製品管理情報回路１０，１
１とスイツチ回路７が用意され、その各回路７，
１０，１１に制御線４，５，６が接続してある。
これらの制御線に信号を加えることによりボンデ
イング・パツト（又は、パツケージのピン）が製
品管理情報信号モードになつたり、内部回路信号
モードになつたりする。内部回路１７，１８に対
しても製品管理情報回路として１２，１３、１
４，１５がスイツチ回路として８，９が用意して
あり、これらの各回路８，１２，１３と９，１
４，１５に制御線４，５，６がそれぞれが接続さ
れ、前記１６の説明と同様な機能を持つている。
の一部を示している。このペレツトではボンデイ
ング・パツト１，２，３と内部回路１６，１７，
１８との間に製品管理情報とスイツチの両方を内
蔵した回路１０，１１，１２，１３，１４，１５
を設ける。さらに、内部回路１６，１７，１８と
製品管理情報回路を切換えるスイツチ回路７，
８，９を設ける。上記の回路１０〜１５には製品
管理情報として“１”か“０”の論理信号または
ある電圧レベルを有した回路と、さらに隣り合つ
た回路との接続をスイツチするスイツチ機能を内
蔵している。これらの製品管理情報回路は、内部
回路１個に対して複数個用意されており、複数の
制御線によつて制御される。例えば、第１図では
内部回路１６に対して製品管理情報回路１０，１
１とスイツチ回路７が用意され、その各回路７，
１０，１１に制御線４，５，６が接続してある。
これらの制御線に信号を加えることによりボンデ
イング・パツト（又は、パツケージのピン）が製
品管理情報信号モードになつたり、内部回路信号
モードになつたりする。内部回路１７，１８に対
しても製品管理情報回路として１２，１３、１
４，１５がスイツチ回路として８，９が用意して
あり、これらの各回路８，１２，１３と９，１
４，１５に制御線４，５，６がそれぞれが接続さ
れ、前記１６の説明と同様な機能を持つている。
第２図は第１図の回路を用いて製品番号、テス
ト・プログラム番号、ウエハー番号を表示した例
である。各ボンデイング・パツト２１〜４０はス
イツチ回路により製品管理情報信号モードになつ
ており“１”または“０”の論理信号が出ている
状態を示す。第２図の４２は製品名“D7891（16
進表示）”を表わしているが、この場合21ピンは
論理“１”、22ピンは論理“１”、23ピンは論理
“０”24ピンは論理“１”でこれらより16進表示
に変換すると“Ｄ”となり、以下同じように25ピ
ンから40ピンまで次々に読み取ると“D7891”と
いう製品名を読み取ることができる。また、制御
線に加える信号を変えることにより同じボンデイ
ング・パツト上に製品名とは別の情報を出力する
ことができる。第２図の４３はテスト・プログラ
ム番号“AA029”を出力したもので、４４はウ
エーハ番号“CB031”を出力していることを示し
ている。このように、限られたボンデイング・パ
ツト数または限られたピンだけに多数の製品管理
情報を出力したい場合、製品管理情報回路を複数
にして、それに伴い制御線を複数にすることによ
り多数の情報を組み入むことができる。
ト・プログラム番号、ウエハー番号を表示した例
である。各ボンデイング・パツト２１〜４０はス
イツチ回路により製品管理情報信号モードになつ
ており“１”または“０”の論理信号が出ている
状態を示す。第２図の４２は製品名“D7891（16
進表示）”を表わしているが、この場合21ピンは
論理“１”、22ピンは論理“１”、23ピンは論理
“０”24ピンは論理“１”でこれらより16進表示
に変換すると“Ｄ”となり、以下同じように25ピ
ンから40ピンまで次々に読み取ると“D7891”と
いう製品名を読み取ることができる。また、制御
線に加える信号を変えることにより同じボンデイ
ング・パツト上に製品名とは別の情報を出力する
ことができる。第２図の４３はテスト・プログラ
ム番号“AA029”を出力したもので、４４はウ
エーハ番号“CB031”を出力していることを示し
ている。このように、限られたボンデイング・パ
ツト数または限られたピンだけに多数の製品管理
情報を出力したい場合、製品管理情報回路を複数
にして、それに伴い制御線を複数にすることによ
り多数の情報を組み入むことができる。
第３図は第１図の隣り合つた製品管理情報回路
が直列に接続されているのに対して並列に接続し
たものを示した。尚、製品管理情報回路の論理情
報は半導体製造工程の配線工程等で形成される。
が直列に接続されているのに対して並列に接続し
たものを示した。尚、製品管理情報回路の論理情
報は半導体製造工程の配線工程等で形成される。
この発明による効果には次の様なものがある。
(1) 同一製造ラインに少量で多品種を流しても、
管理情報を使つた自動化ラインを組みやすくな
る。
管理情報を使つた自動化ラインを組みやすくな
る。
(2) 限られたボンデイング・パツト数でも製品管
理情報回路と制御線を増やすことにより情報量
を増大させることができる。
理情報回路と制御線を増やすことにより情報量
を増大させることができる。
(3) ペレツト単位に管理情報があるため、一つの
ウエーハに多品種作つても、ウエーハ・プロー
バを特別変更せずプログラムの追加だけでウエ
ーハとペレツトの管理が行なえる。
ウエーハに多品種作つても、ウエーハ・プロー
バを特別変更せずプログラムの追加だけでウエ
ーハとペレツトの管理が行なえる。
(4) パツケージ単位に電気的管理情報を持つてい
るため一品種ごとに特別な出庫場所（又は入庫
場所）を用意しなくてもグループ単位でまとめ
て保管しておき、出庫（又は入庫）のときはグ
ループ単位でまとめて選別機にかけて必要なも
のを選び出せるようになる。
るため一品種ごとに特別な出庫場所（又は入庫
場所）を用意しなくてもグループ単位でまとめ
て保管しておき、出庫（又は入庫）のときはグ
ループ単位でまとめて選別機にかけて必要なも
のを選び出せるようになる。
(5) ボンデイング・パツト上に管理情報が出るよ
うになつているため、テスターなどは従来機の
プログラムを変更する程度（テスト・プログラ
ム自動選択ルーチンの追加）で少量多品種型テ
スターに改造できる。
うになつているため、テスターなどは従来機の
プログラムを変更する程度（テスト・プログラ
ム自動選択ルーチンの追加）で少量多品種型テ
スターに改造できる。
(6) 電子ビーム描画装置の直接描画はスルー・ブ
ツトが悪いが、一つのウエーハに多数品種を描
画することによりペレツト単位の管理システム
を用い、それをカーバーできるようになる。
ツトが悪いが、一つのウエーハに多数品種を描
画することによりペレツト単位の管理システム
を用い、それをカーバーできるようになる。
(7) ペレツト単位（又はパツケージ単位）に電気
的管理情報を持つているため、テスターの検出
機能とテスト・プログラム自動選択ルーチンを
ユニツト化して少量多品種の搬送ライン自動化
も同一ユニツトを使うことにより安くできる。
的管理情報を持つているため、テスターの検出
機能とテスト・プログラム自動選択ルーチンを
ユニツト化して少量多品種の搬送ライン自動化
も同一ユニツトを使うことにより安くできる。
(8) 発明の効果(7)のユニツトをアンセンブル・ユ
ーザが使用することにより実装工数を大巾に少
なくすることができる。
ーザが使用することにより実装工数を大巾に少
なくすることができる。
第１図は本発明の一実施例を示す図であり、第
２図は第１図の回路を用いて製品番号、テスト・
プログラム番号、ウエハー番号を表示した例を示
す図である。第３図は本発明の他の実施例を示す
図である。 第１図において、１〜３……ボンデイング・パ
ツト、４〜６……スイツチ制御線、７〜９……内
部回路と製品情報回路とのスイツチ回路、１０〜
１５……スイツチ内蔵の製品情報回路、１６〜１
８……内部回路、１９……ペレツトである。第２
図において、２１〜４０……ボンデイング・パツ
ト、４１……ペレツト、４２……製品名
“D7891”の16進表示、４３……テスト・プログ
ラム番号“AA029”の16進表示、４４……ウエ
ーハ番号“CB031”の16進表示である。第３図に
おいて、５１〜５３……ボンデイング・パツト、
５４〜５６……スイツチ制御線、５７〜６５……
スイツチ内蔵の製品情報回路、６６〜６８……内
部回路、６９……ペレツトである。
２図は第１図の回路を用いて製品番号、テスト・
プログラム番号、ウエハー番号を表示した例を示
す図である。第３図は本発明の他の実施例を示す
図である。 第１図において、１〜３……ボンデイング・パ
ツト、４〜６……スイツチ制御線、７〜９……内
部回路と製品情報回路とのスイツチ回路、１０〜
１５……スイツチ内蔵の製品情報回路、１６〜１
８……内部回路、１９……ペレツトである。第２
図において、２１〜４０……ボンデイング・パツ
ト、４１……ペレツト、４２……製品名
“D7891”の16進表示、４３……テスト・プログ
ラム番号“AA029”の16進表示、４４……ウエ
ーハ番号“CB031”の16進表示である。第３図に
おいて、５１〜５３……ボンデイング・パツト、
５４〜５６……スイツチ制御線、５７〜６５……
スイツチ内蔵の製品情報回路、６６〜６８……内
部回路、６９……ペレツトである。
Claims (1)
- １ 半導体装置のペレツト上のボンデイング・パ
ツトまたはパツケージのピンと該ボンデイング・
パツトまたはピンと接続してある該ペレツトに設
けられた各内部回路との間にスイツチ機能を持つ
た複数の製品管理情報回路とそれらを制御する複
数のスイツチ制御線とを内蔵したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14876780A JPS5772362A (en) | 1980-10-23 | 1980-10-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14876780A JPS5772362A (en) | 1980-10-23 | 1980-10-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5772362A JPS5772362A (en) | 1982-05-06 |
| JPS6333301B2 true JPS6333301B2 (ja) | 1988-07-05 |
Family
ID=15460190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14876780A Granted JPS5772362A (en) | 1980-10-23 | 1980-10-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5772362A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583256A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | Ｌｓｉチツプ |
| JPS61169941A (ja) | 1985-01-22 | 1986-07-31 | Sony Corp | 記憶装置 |
| JPS61199655A (ja) * | 1985-03-01 | 1986-09-04 | Nec Corp | 半導体装置 |
| JP2594988B2 (ja) * | 1987-11-27 | 1997-03-26 | 株式会社日立製作所 | 半導体集積回路装置の動作電位供給配線の配線設計方法 |
-
1980
- 1980-10-23 JP JP14876780A patent/JPS5772362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5772362A (en) | 1982-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5736850A (en) | Configurable probe card for automatic test equipment | |
| EP0481703B1 (en) | Interconnect substrate having integrated circuit for programmable interconnection and sample testing | |
| CA2455818C (en) | Testing vias and contacts in integrated circuit fabrication | |
| US5539878A (en) | Parallel testing of CPU cache and instruction units | |
| US3746973A (en) | Testing of metallization networks on insulative substrates supporting semiconductor chips | |
| US6830941B1 (en) | Method and apparatus for identifying individual die during failure analysis | |
| CN113224034B (zh) | 一种晶圆及光掩膜版 | |
| JPH09178804A (ja) | 半導体装置試験用のバーンインボード | |
| EP0295007A3 (en) | Film carrier, method for manufacturing a semiconductor device utilizing the same and an associated tester | |
| JPS6333301B2 (ja) | ||
| US6153450A (en) | Method of utilizing fuses to select alternative modules in a semiconductor device | |
| JPH09115972A (ja) | 半導体素子の試験用アレー及び試験方法 | |
| JPH04230045A (ja) | 半導体装置 | |
| JPS6158966B2 (ja) | ||
| KR20100053854A (ko) | 메모리 스택 프로브 카드 및 이를 이용한 테스트 방법 | |
| JPH0576184B2 (ja) | ||
| JPS6247142A (ja) | 半導体装置のマ−キング法 | |
| JP3012242B2 (ja) | 半導体集積回路の製造方法 | |
| Manning | Automatic test, configuration, and repair of cellular arrays | |
| JPH01198051A (ja) | 半導体集積回路 | |
| JPH0864648A (ja) | 半導体ウエハ | |
| JPS6197941A (ja) | 半導体ウエハにおけるテスト回路部 | |
| JP2996219B2 (ja) | 半導体装置のテスト方法及びテスト治具 | |
| Chall | 4937659 Interconnection system for integrated circuit chips | |
| Manning | Prepared for: Office of Naval Research Advanced Research Projects Agency |