JPS633400B2 - - Google Patents
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- JPS633400B2 JPS633400B2 JP58053618A JP5361883A JPS633400B2 JP S633400 B2 JPS633400 B2 JP S633400B2 JP 58053618 A JP58053618 A JP 58053618A JP 5361883 A JP5361883 A JP 5361883A JP S633400 B2 JPS633400 B2 JP S633400B2
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- circuit
- bit string
- voltage
- test cell
- output
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Description
(1) 発明の技術分野
本発明はプログラマブル素子に係り、特にビツ
トアドレス信号を受けず、かつ、少なくとも２本
のテストセル用ビツト列とを備え、書込み前に機
能試験を効果的に行なえるようにしたリード・オ
ンリ・メモリ（ROM）、プログラマブル・リー
ド・オンリ・メモリ（PROM）、フイールド・プ
ログラマブル・ロジツク・アレイ（FPLA）など
のフイ−ルドプログラマブル素子に関する。 (2) 発明の背景 PROM、ROMなどのフイールドプログラマブ
ル素子は書込み前はすべてのメモリセルが１また
は０の白紙の状態であるので、メモリセルアレイ
の周辺回路の１つまたはそれ以上がこわれていて
も読出し内容はすべて同じであり、周辺回路の正
常、異常、および異常だとしてもどこが異常なの
か判断できない。そこでメモリセル群中に、リア
ルセルとは別にテストセル用ビツト列およびテス
トセル用ワード列を設けておき、これに1010……
等の予め定められたテストパターンを書込んでお
くと、これを読出すことにより周辺回路の正常、
異常を出荷前に試験することができる（特願昭第
53−145829号参照）。 ところで通常のプログラマブル素子において
は、ビツトデコーダおよびマルチプレクサによつ
て、複数のビツト列から１本のリアルセル用また
はテストセル用ビツト列を選択して、選択された
ビツト列の信号を出力回路に送出することにより
読出しを行なつているが、小容量のプログラマブ
ル素子ではビツトデコーダおよびマルチプレクサ
を必ずしも必要とせず、１本のリアルセル用ビツ
ト列を１つの出力回路に対応させ、チツプイネー
ブル信号によつてビツト列を選択して対応する出
力回路に選択ビツト列の信号を読み出す形式のも
のも知られている。このように、ビツトデコーダ
およびマルチプレクサの存在しない、従つてＹア
ドレスの存在しない小容量のプログラマブル素子
において、テストセル用ビツト列を設けてこれを
選択できるようにするためには、テストセル用ビ
ツト列またはリアルセル用ビツト列を選択するた
めの特別な端子を設けることが考えられるが、特
別な端子をパツケージに追加することは小容量化
に対する要求に逆行することになり実際的ではな
い。 そこで、小容量のプログラマブル素子にも存在
するチツプイネーブル端子を、テストセル用ビツ
ト列またはリアルセル用ビツト列の選択用端子と
して用いる方式が知られている。 しかしながら、メモリ構成によつては、チツプ
イネーブル端子が複数設けられているとは限らな
い。チツプイネーブル端子が１個しかない場合に
おいても、複数のテストセル用ビツト列を設けて
周辺回路の試験を充分に行えるプログラマブル素
子の出現が要求されている。 (3) 従来技術と問題点 従来、ビツトデコーダおよびマルチプレクサが
存在せず、かつ、チツプイネーブル端子が１個し
かないプログラマブル素子には１本のテストセル
用ビツト列しか設けることが出来ず、周辺回路の
試験を充分に行うことができなかつた。これを第
１図によつて説明する。 第１図は従来のプログラマブル・リード・オン
リ・メモリ（PROM）の一部を示す回路図であ
る。同図において、PROMは、入力電圧判別回
路１、選択回路２、ワードデコーダ回路３、およ
び出力回路４を備えている。入力電圧判別回路１
のチツプイネーブル端子に入力される電圧に
印加される電圧VCEを、TTL回路のしきい値電圧
である約1.5Vより低い電圧V1と、1.5Vより高く
TTL回路の許容電圧である約5.5Vより低い電圧
V2と、ツエナーダイオード１１のしきい値電圧
である約6Vより高い電圧V3とに分けて考える
と、NANDゲート１２、NOTゲート１３、
NOTゲート１４の出力D1，D2，D3の論理レベル
およびテストセル用ビツト列TBとリアルセル用
ビツト列RBの選択・非選択の状態と上記電圧
VCEとの関係は下記の表１で表わされる。
トアドレス信号を受けず、かつ、少なくとも２本
のテストセル用ビツト列とを備え、書込み前に機
能試験を効果的に行なえるようにしたリード・オ
ンリ・メモリ（ROM）、プログラマブル・リー
ド・オンリ・メモリ（PROM）、フイールド・プ
ログラマブル・ロジツク・アレイ（FPLA）など
のフイ−ルドプログラマブル素子に関する。 (2) 発明の背景 PROM、ROMなどのフイールドプログラマブ
ル素子は書込み前はすべてのメモリセルが１また
は０の白紙の状態であるので、メモリセルアレイ
の周辺回路の１つまたはそれ以上がこわれていて
も読出し内容はすべて同じであり、周辺回路の正
常、異常、および異常だとしてもどこが異常なの
か判断できない。そこでメモリセル群中に、リア
ルセルとは別にテストセル用ビツト列およびテス
トセル用ワード列を設けておき、これに1010……
等の予め定められたテストパターンを書込んでお
くと、これを読出すことにより周辺回路の正常、
異常を出荷前に試験することができる（特願昭第
53−145829号参照）。 ところで通常のプログラマブル素子において
は、ビツトデコーダおよびマルチプレクサによつ
て、複数のビツト列から１本のリアルセル用また
はテストセル用ビツト列を選択して、選択された
ビツト列の信号を出力回路に送出することにより
読出しを行なつているが、小容量のプログラマブ
ル素子ではビツトデコーダおよびマルチプレクサ
を必ずしも必要とせず、１本のリアルセル用ビツ
ト列を１つの出力回路に対応させ、チツプイネー
ブル信号によつてビツト列を選択して対応する出
力回路に選択ビツト列の信号を読み出す形式のも
のも知られている。このように、ビツトデコーダ
およびマルチプレクサの存在しない、従つてＹア
ドレスの存在しない小容量のプログラマブル素子
において、テストセル用ビツト列を設けてこれを
選択できるようにするためには、テストセル用ビ
ツト列またはリアルセル用ビツト列を選択するた
めの特別な端子を設けることが考えられるが、特
別な端子をパツケージに追加することは小容量化
に対する要求に逆行することになり実際的ではな
い。 そこで、小容量のプログラマブル素子にも存在
するチツプイネーブル端子を、テストセル用ビツ
ト列またはリアルセル用ビツト列の選択用端子と
して用いる方式が知られている。 しかしながら、メモリ構成によつては、チツプ
イネーブル端子が複数設けられているとは限らな
い。チツプイネーブル端子が１個しかない場合に
おいても、複数のテストセル用ビツト列を設けて
周辺回路の試験を充分に行えるプログラマブル素
子の出現が要求されている。 (3) 従来技術と問題点 従来、ビツトデコーダおよびマルチプレクサが
存在せず、かつ、チツプイネーブル端子が１個し
かないプログラマブル素子には１本のテストセル
用ビツト列しか設けることが出来ず、周辺回路の
試験を充分に行うことができなかつた。これを第
１図によつて説明する。 第１図は従来のプログラマブル・リード・オン
リ・メモリ（PROM）の一部を示す回路図であ
る。同図において、PROMは、入力電圧判別回
路１、選択回路２、ワードデコーダ回路３、およ
び出力回路４を備えている。入力電圧判別回路１
のチツプイネーブル端子に入力される電圧に
印加される電圧VCEを、TTL回路のしきい値電圧
である約1.5Vより低い電圧V1と、1.5Vより高く
TTL回路の許容電圧である約5.5Vより低い電圧
V2と、ツエナーダイオード１１のしきい値電圧
である約6Vより高い電圧V3とに分けて考える
と、NANDゲート１２、NOTゲート１３、
NOTゲート１４の出力D1，D2，D3の論理レベル
およびテストセル用ビツト列TBとリアルセル用
ビツト列RBの選択・非選択の状態と上記電圧
VCEとの関係は下記の表１で表わされる。
【表】
すなわち、チツプイネーブル端子に印加さ
れる電圧がV1のときはD1のレベルがハイレベル
(H)であり、出力回路４内のトランジスタ４１〜４
４のベースにＨレベルの電圧が印加されるので、
チツプはイネーブル状態となり、かつD2がＨな
ので選択回路２内のトランジスタ２１がRBのハ
イレベルに応じてオンとなり得、リアルセル用ビ
ツト列RBと、ワード線WL1，WL2，……の中の
１つのワード線との交差部のメモリセルMCの記
憶情報が出力回路４内のトランジスタ４４のベー
スに与えられ、その記憶情報に応じて出力端子Ｏ
にＨまたはＬが得られる。また、VCEがV2の場合
はD1がＬとなり、出力回路４内のトランジスタ
４３および４４が共にオフとなつて、出力端子Ｏ
はハイインピーダンス状態となり、これはチツプ
のデイスエーブル状態である。さらに、VCEがV3
の場合はチツプは再びイネーブル状態となり、選
択回路２内のトランジスタ２２がTBのハイレベ
ルに応じてオンとなることができ、テストセル用
ビツト列TBが選択される。 第１図の従来回路では、１つのチツプに含まれ
得るテストセル用ビツト列は１本だけであり、１
本のテストセル用ビツト列のメモリセルにテスト
パターンを書込んでも、ワードデコーダ回路３や
出力回路４等の周辺回路を充分に試験することが
できない。 (4) 発明の目的 従つて、本発明の目的は、入力電圧判別回路に
おいてテストセル用ビツト列選択のための電圧を
少なくとも３段階に分けて検出するという構想に
基づき、１個のみのチツプイネーブル端子を有し
ビツトデコーダ回路とマルチプレクサを有しない
小容量のプログラマブル素子において、１つのチ
ツプに少なくとも２本のテストセル用ビツト列を
配設可能にし、それによりメモリセルの周辺回路
の試験を確実に行えるようにすることにある。 (5) 発明の構成 上記の目的を達成するための本発明の要旨は、
１つのチツプイネーブル端子、複数のワード列、
該ワード列と交差する少なくとも１本のリアルセ
ル用ビツト列、該ワード列と交差する少なくとも
２本のテストセル用ビツト列、該チツプイネーブ
ル端子に入力された信号電圧が低電圧範囲、中電
圧範囲、および高電圧範囲の少なくとも３つの電
圧範囲のいずれに属するかを判別する入力電圧判
別回路、該入力電圧判別回路において、入力信号
電圧が低電圧範囲に属すると判別されたときは該
リアルセル用ビツト列を選択し、入力信号電圧が
中電圧範囲に属すると判別されたときは該テスト
セル用ビツト列の１本を選択し、入力信号電圧が
高電圧範囲に属すると判別されたときは該テスト
セル用ビツト列の他の１本を選択する選択回路、
および該選択回路によつて選択されたビツト列の
信号を出力させる出力回路を具備することを特徴
とするプログラマブル素子にある。 (6) 発明の実施例 以下、本発明の実施例を説明する。 第２図は本発明に係るPROMの概略を示すブ
ロツク図である。同図および以下の図面におい
て、第１図における各要素と同一物には同一参照
符号をつけてあり、対応する要素には同一番号に
ａ〜ｄを付した参照符号としてある。本発明にお
いては、入力電圧判別回路１ａと選択回路２ａに
工夫を施して、１つの出力回路４に少なくとも２
本のテストセル用ビツト列TB1，TB2を接続可能
にした。ワードデコーダ回路３および出力回路４
の構成は第１図の従来例におけるそれらと異なる
ところはない。 第３図は本発明の一実施例によるPROMの一
部を示す回路図である。同図において、入力電圧
判別回路１ｂは、ツエナーダイオード１１、
NANDゲード１２、NOTゲート１３および１４
に加えて、ツエナーダイオード１５および１６、
NOTゲート１７および１８を更に含んでいる。
ツエナーダイオード１１および１５のカソード
と、NANDゲート１２の第１の入力はチツプイ
ネーブル端子に接続されており、ツエナーダ
イオード１１のアノードは抵抗R1を介して接地
されていると共にNOTゲート１３および１４を
介して、半別回路１ｂの１つの出力D3bに接続さ
れている。ツエナーダイオード１５および１６は
直列に接続されており、ツエナーダイオード１６
のアノードは抵抗R1を介して接地されていると
共にNOTゲート１７および１８を介して判別回
路１ｂの他の１つの出力D5bに接続されている。
NOTゲート１３の出力はまた、判別回路１ｂの
更に他の１つの出力D2bに接続されており、NOT
ゲート１７の出力は判別回路１ｂの更に他の１つ
の出力D4bに接続されている。NANDゲート１２
の出力は判別回路１ｂの更に他の１つの出力D1b
に接続されている。 選択回路２ｂはトランジスタ２１〜２３とダイ
オード２４〜３１と抵抗３２〜３４を含んでい
る。判別回路１ｂの出力D2b，D3b，D4b、および
D5bはそれぞれダイオード２４〜２８、トランジ
スタ２２，２１，２２，２３のベースに接続され
ている。出力D2bはまた、ダイオード２６を介し
てトランジスタ２３のベースにも接続されてい
る。トランジスタ２１〜２３のコレクタは電源線
VCCに共通接続されており、エミツタは出力回路
４の第１入力に接続されている。トランジスタ２
１のベースはまた、ダイオード３１を介して第１
のテストセル用ビツト列TB1に接続されている。
トランジスタ２３のベースはダイオード３０を介
して第２のテストセル用ビツト列TB2に接続され
ている。トランジスタ２１のベースはダイオード
３１を介してリアルセル用ビツト列RBに接続さ
れている。判別回路１ｂの出力D1bは出力回路４
の第２入力に接続されている。トランジスタ２１
〜２３のベースはまた、抵抗３４，３２，３３を
介して電源線VCCにそれぞれ接続されている。 第３図において、チツプイネーブル端子に
入力される電圧VCEと、判別回路１ｂの出力D1b，
D2b，D3b，D4b，D5bおよびテストセル用ビツト
列TB1，TB2、リアルセル用ビツト列RBとの状
態との関係は下記の表２の通りである。
れる電圧がV1のときはD1のレベルがハイレベル
(H)であり、出力回路４内のトランジスタ４１〜４
４のベースにＨレベルの電圧が印加されるので、
チツプはイネーブル状態となり、かつD2がＨな
ので選択回路２内のトランジスタ２１がRBのハ
イレベルに応じてオンとなり得、リアルセル用ビ
ツト列RBと、ワード線WL1，WL2，……の中の
１つのワード線との交差部のメモリセルMCの記
憶情報が出力回路４内のトランジスタ４４のベー
スに与えられ、その記憶情報に応じて出力端子Ｏ
にＨまたはＬが得られる。また、VCEがV2の場合
はD1がＬとなり、出力回路４内のトランジスタ
４３および４４が共にオフとなつて、出力端子Ｏ
はハイインピーダンス状態となり、これはチツプ
のデイスエーブル状態である。さらに、VCEがV3
の場合はチツプは再びイネーブル状態となり、選
択回路２内のトランジスタ２２がTBのハイレベ
ルに応じてオンとなることができ、テストセル用
ビツト列TBが選択される。 第１図の従来回路では、１つのチツプに含まれ
得るテストセル用ビツト列は１本だけであり、１
本のテストセル用ビツト列のメモリセルにテスト
パターンを書込んでも、ワードデコーダ回路３や
出力回路４等の周辺回路を充分に試験することが
できない。 (4) 発明の目的 従つて、本発明の目的は、入力電圧判別回路に
おいてテストセル用ビツト列選択のための電圧を
少なくとも３段階に分けて検出するという構想に
基づき、１個のみのチツプイネーブル端子を有し
ビツトデコーダ回路とマルチプレクサを有しない
小容量のプログラマブル素子において、１つのチ
ツプに少なくとも２本のテストセル用ビツト列を
配設可能にし、それによりメモリセルの周辺回路
の試験を確実に行えるようにすることにある。 (5) 発明の構成 上記の目的を達成するための本発明の要旨は、
１つのチツプイネーブル端子、複数のワード列、
該ワード列と交差する少なくとも１本のリアルセ
ル用ビツト列、該ワード列と交差する少なくとも
２本のテストセル用ビツト列、該チツプイネーブ
ル端子に入力された信号電圧が低電圧範囲、中電
圧範囲、および高電圧範囲の少なくとも３つの電
圧範囲のいずれに属するかを判別する入力電圧判
別回路、該入力電圧判別回路において、入力信号
電圧が低電圧範囲に属すると判別されたときは該
リアルセル用ビツト列を選択し、入力信号電圧が
中電圧範囲に属すると判別されたときは該テスト
セル用ビツト列の１本を選択し、入力信号電圧が
高電圧範囲に属すると判別されたときは該テスト
セル用ビツト列の他の１本を選択する選択回路、
および該選択回路によつて選択されたビツト列の
信号を出力させる出力回路を具備することを特徴
とするプログラマブル素子にある。 (6) 発明の実施例 以下、本発明の実施例を説明する。 第２図は本発明に係るPROMの概略を示すブ
ロツク図である。同図および以下の図面におい
て、第１図における各要素と同一物には同一参照
符号をつけてあり、対応する要素には同一番号に
ａ〜ｄを付した参照符号としてある。本発明にお
いては、入力電圧判別回路１ａと選択回路２ａに
工夫を施して、１つの出力回路４に少なくとも２
本のテストセル用ビツト列TB1，TB2を接続可能
にした。ワードデコーダ回路３および出力回路４
の構成は第１図の従来例におけるそれらと異なる
ところはない。 第３図は本発明の一実施例によるPROMの一
部を示す回路図である。同図において、入力電圧
判別回路１ｂは、ツエナーダイオード１１、
NANDゲード１２、NOTゲート１３および１４
に加えて、ツエナーダイオード１５および１６、
NOTゲート１７および１８を更に含んでいる。
ツエナーダイオード１１および１５のカソード
と、NANDゲート１２の第１の入力はチツプイ
ネーブル端子に接続されており、ツエナーダ
イオード１１のアノードは抵抗R1を介して接地
されていると共にNOTゲート１３および１４を
介して、半別回路１ｂの１つの出力D3bに接続さ
れている。ツエナーダイオード１５および１６は
直列に接続されており、ツエナーダイオード１６
のアノードは抵抗R1を介して接地されていると
共にNOTゲート１７および１８を介して判別回
路１ｂの他の１つの出力D5bに接続されている。
NOTゲート１３の出力はまた、判別回路１ｂの
更に他の１つの出力D2bに接続されており、NOT
ゲート１７の出力は判別回路１ｂの更に他の１つ
の出力D4bに接続されている。NANDゲート１２
の出力は判別回路１ｂの更に他の１つの出力D1b
に接続されている。 選択回路２ｂはトランジスタ２１〜２３とダイ
オード２４〜３１と抵抗３２〜３４を含んでい
る。判別回路１ｂの出力D2b，D3b，D4b、および
D5bはそれぞれダイオード２４〜２８、トランジ
スタ２２，２１，２２，２３のベースに接続され
ている。出力D2bはまた、ダイオード２６を介し
てトランジスタ２３のベースにも接続されてい
る。トランジスタ２１〜２３のコレクタは電源線
VCCに共通接続されており、エミツタは出力回路
４の第１入力に接続されている。トランジスタ２
１のベースはまた、ダイオード３１を介して第１
のテストセル用ビツト列TB1に接続されている。
トランジスタ２３のベースはダイオード３０を介
して第２のテストセル用ビツト列TB2に接続され
ている。トランジスタ２１のベースはダイオード
３１を介してリアルセル用ビツト列RBに接続さ
れている。判別回路１ｂの出力D1bは出力回路４
の第２入力に接続されている。トランジスタ２１
〜２３のベースはまた、抵抗３４，３２，３３を
介して電源線VCCにそれぞれ接続されている。 第３図において、チツプイネーブル端子に
入力される電圧VCEと、判別回路１ｂの出力D1b，
D2b，D3b，D4b，D5bおよびテストセル用ビツト
列TB1，TB2、リアルセル用ビツト列RBとの状
態との関係は下記の表２の通りである。
【表】
すなわち、チツプイネーブル端子の電圧VCE
がV1のときはD1bはＨレベルなので出力回路４は
イネーブル状態であり、かつ、D2bおよびD4bが
Ｈレベルなので、ダイオード２４，２７がカツト
オフとなり、トランジスタ２２のベースに抵抗３
２を介してベース電流が入力される。従つてRB
上のメモリ情報がトランジスタ２２、出力回路４
を通つて出力端子Ｏに出力される。一方、D5bは
Ｌなのでダイオード２６はオン状態であり、第２
のテストセル用ビツト列TB2上の電流はトランジ
スタ２３に与えられず、ダイオード２６を介して
流れるため、TB2は非選択状態である。同様に、
D3bがＬレベルなのでダイオード２５はオンであ
り、トランジスタ２１はベース電流が供給されな
いで常にオフであるため、第１のテストセル用ビ
ツト列TB1も非選択状態である。 VCEがV2のときはD1bがＬレベルのため、第１
図の場合と同様に出力回路はデイスエーブル状態
である。 VCEがV3のときはD3bがＨレベルなのでダイオ
ード２５がオフとなり、第１のテストセル用ビツ
ト列TB1が選択され、D2b，D5bがＬレベルなの
で、ダイオード２４，２６，２８がオンとなり、
RBおよびTB2は非選択となる。 VCEが12V以上の電圧V4のときは、D5bがＨレ
ベルなのでダイオード２６がオフとなり、第２の
テストセル用ビツト列TB2が選択され、D2b，D4b
がＬレベルなので、ダイオード２４，２７，２８
がオンとなりTB1およびRBは非選択となる。 こうして、第３図に示した第１の実施例では１
つの出力回路４に２本のテストセル用ビツト列
TB1，TB2を接続することができる。 チツプイネーブル端子には、テストセル用
ビツト列選択用の電圧V3，V4を印加するだけで
はなく、プログラム制御信号をも加える必要のあ
ることがある。プログラム制御信号をチツプイネ
ーブル端子に加える場合、出力回路はハイインピ
ーダンス状態にしなければならない。第４図は本
発明の第２の実施例により、プログラム制御信号
を印加可能にしたPROMの一部を示す回路図で
ある。第４図において、第３図と異なるところ
は、入力電圧判別回路１ｃは、ツエナーダイオー
ド３５，３６および３７とENORゲート３８を
更に含んでいることである。ツエナーダイオード
３５〜３７は直列に接続されており、ツエナーダ
イオード３５のアノードがチツプイネーブル端子
CEに、３７のカソードが抵抗R3を介して接地さ
れていると共に、ENORゲート３８の第１入力
に接続されている。ENORゲート38の出力は
NANDゲート１２の第２入力およびNOTゲート
１３の入力に接続されている。ツエナーダイオー
ド１１のカソードはENORゲート３８の第２入
力に接続されている。 選択回路２ｃの構成は第３図における選択回路
２ｂと実質的に同一である。 第４図において、VCEとENORゲート３８の入
出力レベルおよびNANDゲート１２の入出力レ
ベル、およびTB1，TB2，RBの状態との関係は
下記の表３の通りである。
がV1のときはD1bはＨレベルなので出力回路４は
イネーブル状態であり、かつ、D2bおよびD4bが
Ｈレベルなので、ダイオード２４，２７がカツト
オフとなり、トランジスタ２２のベースに抵抗３
２を介してベース電流が入力される。従つてRB
上のメモリ情報がトランジスタ２２、出力回路４
を通つて出力端子Ｏに出力される。一方、D5bは
Ｌなのでダイオード２６はオン状態であり、第２
のテストセル用ビツト列TB2上の電流はトランジ
スタ２３に与えられず、ダイオード２６を介して
流れるため、TB2は非選択状態である。同様に、
D3bがＬレベルなのでダイオード２５はオンであ
り、トランジスタ２１はベース電流が供給されな
いで常にオフであるため、第１のテストセル用ビ
ツト列TB1も非選択状態である。 VCEがV2のときはD1bがＬレベルのため、第１
図の場合と同様に出力回路はデイスエーブル状態
である。 VCEがV3のときはD3bがＨレベルなのでダイオ
ード２５がオフとなり、第１のテストセル用ビツ
ト列TB1が選択され、D2b，D5bがＬレベルなの
で、ダイオード２４，２６，２８がオンとなり、
RBおよびTB2は非選択となる。 VCEが12V以上の電圧V4のときは、D5bがＨレ
ベルなのでダイオード２６がオフとなり、第２の
テストセル用ビツト列TB2が選択され、D2b，D4b
がＬレベルなので、ダイオード２４，２７，２８
がオンとなりTB1およびRBは非選択となる。 こうして、第３図に示した第１の実施例では１
つの出力回路４に２本のテストセル用ビツト列
TB1，TB2を接続することができる。 チツプイネーブル端子には、テストセル用
ビツト列選択用の電圧V3，V4を印加するだけで
はなく、プログラム制御信号をも加える必要のあ
ることがある。プログラム制御信号をチツプイネ
ーブル端子に加える場合、出力回路はハイインピ
ーダンス状態にしなければならない。第４図は本
発明の第２の実施例により、プログラム制御信号
を印加可能にしたPROMの一部を示す回路図で
ある。第４図において、第３図と異なるところ
は、入力電圧判別回路１ｃは、ツエナーダイオー
ド３５，３６および３７とENORゲート３８を
更に含んでいることである。ツエナーダイオード
３５〜３７は直列に接続されており、ツエナーダ
イオード３５のアノードがチツプイネーブル端子
CEに、３７のカソードが抵抗R3を介して接地さ
れていると共に、ENORゲート３８の第１入力
に接続されている。ENORゲート38の出力は
NANDゲート１２の第２入力およびNOTゲート
１３の入力に接続されている。ツエナーダイオー
ド１１のカソードはENORゲート３８の第２入
力に接続されている。 選択回路２ｃの構成は第３図における選択回路
２ｂと実質的に同一である。 第４図において、VCEとENORゲート３８の入
出力レベルおよびNANDゲート１２の入出力レ
ベル、およびTB1，TB2，RBの状態との関係は
下記の表３の通りである。
【表】
上記表３から明らかなようにVCEがV2およびV5
のときはNANDゲート１２の出力はＬレベルで
あり、出力回路４はデイスエーブル状態となる。
VCEがV1のときはRB、V3のときはTB1、そして
V4のときはTB2が選択されることは第３図の第
１実施例の場合と同様である。 第３図および第４図の実施例では１つの出力回
路に２本のテストセル用ビツト列が接続されてい
るが、このテストセル用ビツト列を付加したため
に、第４図の選択回路２Ｃ内に示されているよう
に、トランジスタのベースに寄生容量Ｃが加わる
ことになり、これらのトランジスタのスイツチン
グスピードの低下の原因となる。 第５図はこの点を改良した本発明の第３の実施
例によるPROMの一部を示す回路図である。同
図において、入力電圧判別回路１ｄは第４図の入
力電圧判別回路１ｃと同一であり、第４図と異な
るところは、２つの選択回路２d1および２d2と、
これらに対応した２つの出力回路４d1および４d2
が設けられていることである。選択回路２d1は判
別回路１ｄの出力D2d，D3d、およびD5dを受けて
第１のリアルセル用ビツト列RB1または第１のテ
ストセル用ビツト列TB1のいずれかを選択してそ
の情報を出力回路４d1に与えるものであり、選択
回路２d2は判別回路1dの出力D2d，D3d、および
D5dを受けて第２のリアルセル用ビツト列RB2ま
たは第２のテストセル用ビツト列TB2のいずれか
を選択してその情報を出力回路４d2に与えるもの
である。この回路構成によつて選択回路内のトラ
ンジスタのベース容量は第３図および第４図の場
合より少なく、それだけスイツチングスピードが
速くなる。 以上の実施例はすべてPROMとしたが、本発
明はこれに限られるものではなく、任意のフイー
ルドプログラマブル素子に適用可能であることは
いうまでもない。 (7) 発明の効果 以上の説明から明らかなように、本発明によれ
ば、チツプイネーブル端子に印加される電圧を、
リアルセル用ビツト列選択電圧、第１のテストセ
ル用ビツト列選択電圧、および第２のテストセル
用ビツト列選択電圧の少なくとも３段階の電圧に
分けて検出することにより、１個のみのチツプイ
ネーブル端子を有し、かつ、ビツトアドレス信号
を受けない小容量のプログラマブル素子におい
て、１つのチツプに少なくとも２本のテストセル
用ビツト列が配設可能となり、この結果メモリセ
ルの周辺回路の試験が確実化される。
のときはNANDゲート１２の出力はＬレベルで
あり、出力回路４はデイスエーブル状態となる。
VCEがV1のときはRB、V3のときはTB1、そして
V4のときはTB2が選択されることは第３図の第
１実施例の場合と同様である。 第３図および第４図の実施例では１つの出力回
路に２本のテストセル用ビツト列が接続されてい
るが、このテストセル用ビツト列を付加したため
に、第４図の選択回路２Ｃ内に示されているよう
に、トランジスタのベースに寄生容量Ｃが加わる
ことになり、これらのトランジスタのスイツチン
グスピードの低下の原因となる。 第５図はこの点を改良した本発明の第３の実施
例によるPROMの一部を示す回路図である。同
図において、入力電圧判別回路１ｄは第４図の入
力電圧判別回路１ｃと同一であり、第４図と異な
るところは、２つの選択回路２d1および２d2と、
これらに対応した２つの出力回路４d1および４d2
が設けられていることである。選択回路２d1は判
別回路１ｄの出力D2d，D3d、およびD5dを受けて
第１のリアルセル用ビツト列RB1または第１のテ
ストセル用ビツト列TB1のいずれかを選択してそ
の情報を出力回路４d1に与えるものであり、選択
回路２d2は判別回路1dの出力D2d，D3d、および
D5dを受けて第２のリアルセル用ビツト列RB2ま
たは第２のテストセル用ビツト列TB2のいずれか
を選択してその情報を出力回路４d2に与えるもの
である。この回路構成によつて選択回路内のトラ
ンジスタのベース容量は第３図および第４図の場
合より少なく、それだけスイツチングスピードが
速くなる。 以上の実施例はすべてPROMとしたが、本発
明はこれに限られるものではなく、任意のフイー
ルドプログラマブル素子に適用可能であることは
いうまでもない。 (7) 発明の効果 以上の説明から明らかなように、本発明によれ
ば、チツプイネーブル端子に印加される電圧を、
リアルセル用ビツト列選択電圧、第１のテストセ
ル用ビツト列選択電圧、および第２のテストセル
用ビツト列選択電圧の少なくとも３段階の電圧に
分けて検出することにより、１個のみのチツプイ
ネーブル端子を有し、かつ、ビツトアドレス信号
を受けない小容量のプログラマブル素子におい
て、１つのチツプに少なくとも２本のテストセル
用ビツト列が配設可能となり、この結果メモリセ
ルの周辺回路の試験が確実化される。
第１図は従来のPROMの一部を示す回路図、
第２図から第５図はそれぞれ、本発明の第一、第
二、第三、および第四の実施例によるPROMの
一部を示す回路図である。 １，１ａ，１ｂ，１ｃ，１ｄ……入力電圧判別
回路、２，２ａ，２ｂ，２ｃ，２d1，２d2……選
択回路、３……ワードデコーダ回路、４……出力
回路、……チツプイネーブル端子、WL1，
WL2……ワード列、TB，TB1，TB2……テスト
セル用ビツト列、RB……リアルセル用ビツト
列。
第２図から第５図はそれぞれ、本発明の第一、第
二、第三、および第四の実施例によるPROMの
一部を示す回路図である。 １，１ａ，１ｂ，１ｃ，１ｄ……入力電圧判別
回路、２，２ａ，２ｂ，２ｃ，２d1，２d2……選
択回路、３……ワードデコーダ回路、４……出力
回路、……チツプイネーブル端子、WL1，
WL2……ワード列、TB，TB1，TB2……テスト
セル用ビツト列、RB……リアルセル用ビツト
列。
Claims (1)
- 【特許請求の範囲】 １ １つのチツプイネーブル端子、 複数のワード列、 該ワード列と交差する少なくとも１本のリアル
セル用ビツト列、 該ワード列と交差する少なくとも２本のテスト
セル用ビツト列、 該チツプイネーブル端子に入力された信号電圧
が低電圧範囲、中電圧範囲、および高電圧範囲の
少なくとも３つの電圧範囲のいずれに属するかを
判別する入力電圧判別回路、 該入力電圧判別回路において、入力信号電圧が
低電圧範囲に属すると判別されたときは該リアル
セル用ビツト列を選択し、入力信号電圧が中電圧
範囲に属すると判別されたときは該テストセル用
ビツト列の１本を選択し、入力信号電圧が高電圧
範囲に属すると判別されたときは該テストセル用
ビツト列の他の１本を選択する選択回路、および 該選択回路によつて選択されたビツト列の信号
を出力させる出力回路 を具備することを特徴とするプログラマブル素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053618A JPS59180896A (ja) | 1983-03-31 | 1983-03-31 | プログラマブル素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053618A JPS59180896A (ja) | 1983-03-31 | 1983-03-31 | プログラマブル素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180896A JPS59180896A (ja) | 1984-10-15 |
| JPS633400B2 true JPS633400B2 (ja) | 1988-01-23 |
Family
ID=12947890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053618A Granted JPS59180896A (ja) | 1983-03-31 | 1983-03-31 | プログラマブル素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180896A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134800A (ja) * | 1984-07-25 | 1986-02-19 | Nec Corp | 読出し専用半導体記憶装置 |
-
1983
- 1983-03-31 JP JP58053618A patent/JPS59180896A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59180896A (ja) | 1984-10-15 |
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