JPS6337510B2 - - Google Patents
Info
- Publication number
- JPS6337510B2 JPS6337510B2 JP54054645A JP5464579A JPS6337510B2 JP S6337510 B2 JPS6337510 B2 JP S6337510B2 JP 54054645 A JP54054645 A JP 54054645A JP 5464579 A JP5464579 A JP 5464579A JP S6337510 B2 JPS6337510 B2 JP S6337510B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- anisotropic etching
- etching
- semiconductor substrate
- plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法にかかり、と
くに複数個の異方性エツチングを行うことによ
り、半導体基板の主面を立体的構造にすることを
目的とする半導体装置の製造方法に関するもので
ある。
くに複数個の異方性エツチングを行うことによ
り、半導体基板の主面を立体的構造にすることを
目的とする半導体装置の製造方法に関するもので
ある。
従来は第１図に示すように、微小な半導体基板
１０８の主面から複数のオーミツクコンタクトを
得る場合、金属電極１０４，１０５，１０６に、
金属１０１，１０２，１０３を用いその金属線の
端１０９を溶解し、半導体基板に接続する等の方
法をとつていた。尚、ここで１０７は二酸化シリ
コン膜である。しかしながら微小かつ複雑な半導
体素子の大電力化が進むに従い、従来の平面的な
オーミツクコンタクトによつては半導体素子の動
作抵抗を十分小さくできず、大電力化に限界が生
じていた。
１０８の主面から複数のオーミツクコンタクトを
得る場合、金属電極１０４，１０５，１０６に、
金属１０１，１０２，１０３を用いその金属線の
端１０９を溶解し、半導体基板に接続する等の方
法をとつていた。尚、ここで１０７は二酸化シリ
コン膜である。しかしながら微小かつ複雑な半導
体素子の大電力化が進むに従い、従来の平面的な
オーミツクコンタクトによつては半導体素子の動
作抵抗を十分小さくできず、大電力化に限界が生
じていた。
オーミツクコンタクトを立体的にして半導体素
子の動作抵抗を下げ大電力化を達成する素子構造
として縦型MOSトランジスタ（Ｖ―MOSFET）
が提案されている。従来のＶ―MOSFETは半導
体基板に単純なＶ溝を形成し、このＶ溝面に絶縁
膜を介してゲート電極を形成していた。しかしな
がらＶ溝の傾斜部分には金属線を取り付けること
ができないため、ゲート電極は半導体基板表面ま
で導出して半導体基板表面で金属線を取り付けて
いた。このため、かかる単純なＶ溝では半導体基
板の表面での電極配置の複雑さは改消せず、素子
微細化は十分にはできなかつた。
子の動作抵抗を下げ大電力化を達成する素子構造
として縦型MOSトランジスタ（Ｖ―MOSFET）
が提案されている。従来のＶ―MOSFETは半導
体基板に単純なＶ溝を形成し、このＶ溝面に絶縁
膜を介してゲート電極を形成していた。しかしな
がらＶ溝の傾斜部分には金属線を取り付けること
ができないため、ゲート電極は半導体基板表面ま
で導出して半導体基板表面で金属線を取り付けて
いた。このため、かかる単純なＶ溝では半導体基
板の表面での電極配置の複雑さは改消せず、素子
微細化は十分にはできなかつた。
本発明によれば、（100）結晶面に平行な主表面
を有する半導体基板の主表面に第１の異方性エツ
チングによりＶ型の第１のＶ溝を形成し、その後
この第１の溝表面部よりも広い範囲を第２の異方
性エツチングにより第１の溝より浅く第２の溝を
形成し、もつて途中に平坦部を有する２段構造の
Ｖ溝を得る半導体装置の製造方法を得る。
を有する半導体基板の主表面に第１の異方性エツ
チングによりＶ型の第１のＶ溝を形成し、その後
この第１の溝表面部よりも広い範囲を第２の異方
性エツチングにより第１の溝より浅く第２の溝を
形成し、もつて途中に平坦部を有する２段構造の
Ｖ溝を得る半導体装置の製造方法を得る。
かかる本発明によれば途中に平坦部を有する２
段構造のＶ溝が２回の異方性エツチングにより簡
単に得られる。又、かかる２段構造のＶ溝は途中
に平坦部を有しているので、この２段構造のＶ溝
に金属電極をつけても途中の平坦部で金属線を取
り付けることができる。従つて、表面とＶ溝部と
が共に有効に利用でき、半導体基板の電極配置の
立体化が可能で、電極間を短絡することなく近づ
けることができ、素子微細化が可能となる。
段構造のＶ溝が２回の異方性エツチングにより簡
単に得られる。又、かかる２段構造のＶ溝は途中
に平坦部を有しているので、この２段構造のＶ溝
に金属電極をつけても途中の平坦部で金属線を取
り付けることができる。従つて、表面とＶ溝部と
が共に有効に利用でき、半導体基板の電極配置の
立体化が可能で、電極間を短絡することなく近づ
けることができ、素子微細化が可能となる。
また、異方性エツチング方法を用いることで半
導体基板の主面を立体的構造にすることにより、
外部の電極との接続の方法も、金属線の接続の外
に種々のものが採用できる。たとえば主表面の金
属電極に外部リードを圧接により接続することも
でき、この時Ｖ溝内部の部分には圧接の影響が及
ばない。
導体基板の主面を立体的構造にすることにより、
外部の電極との接続の方法も、金属線の接続の外
に種々のものが採用できる。たとえば主表面の金
属電極に外部リードを圧接により接続することも
でき、この時Ｖ溝内部の部分には圧接の影響が及
ばない。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第２図では、シリコン基板２０４の主面には圧
接電極２０５が圧接続され、２回の異方性エツチ
ングによつて形成された２段構造のＶ溝表面に二
酸化シリコン２０３を介して設けられた金属電極
２０２にのみ金属線２０１が端を溶解して接続し
ている。異方性エツチングの一つの方法として、
KOH水溶液とイソプロビルアルコールの混合液
を用いる。これはよく知られているようにたとえ
ば主面が（100）面に平行であるような半導体基
板を用いれば、｛111｝面に平行な面のエツチング
速度に比べて（100）面のエツチング速度が極端
に速いため耐エツチング被膜でおおわれていない
部分は｛111｝面方向の傾斜をもつてエツチング
され、このためついにはＶ型の溝を形成する。そ
して第一の異方性エツチングによりＶ型の溝が構
成されたものをさらに広面積かつ短時間の異方性
エツチングを行うことにより溝の側面より表面の
方がチエツチング速度が速いため、大きなＶ型の
溝の形成が途中まで進行する。その結果理想的に
は第３図のように大きなＶ型の溝３０１の途中に
表面と平行な平面３０２ができそこは一つの電極
を設けることが出来る。さらに第一の異方性エツ
チングで形成されたＶ溝は表面から第二の異方性
エツチングが進行してくるまでそのままの形を保
つことができる。
接電極２０５が圧接続され、２回の異方性エツチ
ングによつて形成された２段構造のＶ溝表面に二
酸化シリコン２０３を介して設けられた金属電極
２０２にのみ金属線２０１が端を溶解して接続し
ている。異方性エツチングの一つの方法として、
KOH水溶液とイソプロビルアルコールの混合液
を用いる。これはよく知られているようにたとえ
ば主面が（100）面に平行であるような半導体基
板を用いれば、｛111｝面に平行な面のエツチング
速度に比べて（100）面のエツチング速度が極端
に速いため耐エツチング被膜でおおわれていない
部分は｛111｝面方向の傾斜をもつてエツチング
され、このためついにはＶ型の溝を形成する。そ
して第一の異方性エツチングによりＶ型の溝が構
成されたものをさらに広面積かつ短時間の異方性
エツチングを行うことにより溝の側面より表面の
方がチエツチング速度が速いため、大きなＶ型の
溝の形成が途中まで進行する。その結果理想的に
は第３図のように大きなＶ型の溝３０１の途中に
表面と平行な平面３０２ができそこは一つの電極
を設けることが出来る。さらに第一の異方性エツ
チングで形成されたＶ溝は表面から第二の異方性
エツチングが進行してくるまでそのままの形を保
つことができる。
又、異方性エツチングは、耐エツチング被覆で
覆われた部分へのサイドエツチがほとんど無視で
きること、又、エツチング深さが確実に制御でき
るから有利となる。
覆われた部分へのサイドエツチがほとんど無視で
きること、又、エツチング深さが確実に制御でき
るから有利となる。
このようにして半導体基板の主面に段差をもた
せることによつて、半導体装置の表面積の増加か
ら電極間距離を広げることができ、また、半導体
装置主面上にない他の主面に平行な平面を得るこ
とができ、主として縦型半導体装置の複数個の電
極を容易に引き出すことが可能になる。
せることによつて、半導体装置の表面積の増加か
ら電極間距離を広げることができ、また、半導体
装置主面上にない他の主面に平行な平面を得るこ
とができ、主として縦型半導体装置の複数個の電
極を容易に引き出すことが可能になる。
本発明の一実施例をｎチヤンネルＶ―
MOSFETについて述べると、第４図Ａにおいて
半導体基板主面が（100）面に平行であるような
ｎ型シリコン基体４０１上に拡散法等により半導
体層例えばｐ層４０２を設けた半導体基板すなわ
ちシリコン基板を形成する。次にｐ層４０２に拡
散法によりｎ層４０３を設け（第４図Ｂ）、耐エ
ツチング被膜で被エツチング部分でない部分を覆
い第一の異方性エツチングを行う（第４図Ｃ）。
このときＶ溝の測面４０４は｛111｝面に平行な
面である。そしてさらに、広範囲にわたつて短時
間、第二の異方性エツチングを行い、平行面４０
６を得る（第４図Ｄ）。このとき、Ｖ溝の側面４
０５は｛111｝面に平行な面であり、平面４０６
は（100）面に平行な面である。次に第一の異方
性エツチングにより得られたＶ溝に二酸化シリコ
ン膜４０７を設け、ゲート電極４０８として、た
とえばアルミニウムを蒸着する。またソース電極
４０９は圧接する（第４図Ｅ）。
MOSFETについて述べると、第４図Ａにおいて
半導体基板主面が（100）面に平行であるような
ｎ型シリコン基体４０１上に拡散法等により半導
体層例えばｐ層４０２を設けた半導体基板すなわ
ちシリコン基板を形成する。次にｐ層４０２に拡
散法によりｎ層４０３を設け（第４図Ｂ）、耐エ
ツチング被膜で被エツチング部分でない部分を覆
い第一の異方性エツチングを行う（第４図Ｃ）。
このときＶ溝の測面４０４は｛111｝面に平行な
面である。そしてさらに、広範囲にわたつて短時
間、第二の異方性エツチングを行い、平行面４０
６を得る（第４図Ｄ）。このとき、Ｖ溝の側面４
０５は｛111｝面に平行な面であり、平面４０６
は（100）面に平行な面である。次に第一の異方
性エツチングにより得られたＶ溝に二酸化シリコ
ン膜４０７を設け、ゲート電極４０８として、た
とえばアルミニウムを蒸着する。またソース電極
４０９は圧接する（第４図Ｅ）。
以上により、半導体基板底面をドレイン電極に
とれば縦型ｎチヤンネルVMOSFETが完成する。
とれば縦型ｎチヤンネルVMOSFETが完成する。
本発明の利点は、異方性エツチングによるサイ
ドエツチが従来のエツチング方法に比べて無視で
きるほどであり、耐エツチング被膜により覆われ
ない部分の寸法がわかれば、エツチング深さの限
度が簡単にわかり、結晶方向によるエツチング速
度を知ることによつて、エツチング深さが簡単に
制御できることである。また、異方性エツチング
方法を複数回用いることにより、半導体基板の電
極導出の立体化、および電極を得る方法として圧
接による方法が可能になることにより、半導体基
板を立体的構造にすることができ、半導体基板の
電極導出の立体化、および電極を得る方法として
圧接による方法が可能になることである。
ドエツチが従来のエツチング方法に比べて無視で
きるほどであり、耐エツチング被膜により覆われ
ない部分の寸法がわかれば、エツチング深さの限
度が簡単にわかり、結晶方向によるエツチング速
度を知ることによつて、エツチング深さが簡単に
制御できることである。また、異方性エツチング
方法を複数回用いることにより、半導体基板の電
極導出の立体化、および電極を得る方法として圧
接による方法が可能になることにより、半導体基
板を立体的構造にすることができ、半導体基板の
電極導出の立体化、および電極を得る方法として
圧接による方法が可能になることである。
尚、ここでは主にＶ―MOSFETについて、述
べたが異方性エツチング方法を複数回行うことに
より、半導体基板の主面を立体的構造にすること
による応用分野は種々あることが予想できる。
べたが異方性エツチング方法を複数回行うことに
より、半導体基板の主面を立体的構造にすること
による応用分野は種々あることが予想できる。
第１図は従来の半導体の配線を示す断面図であ
りＶ―MOSFETの場合である。第２図は本発明
の一つの実施例により得られた半導体装置の断面
図であり、第３図は本発明の異方性エツチング方
法による結果を示した一部断面を含む斜視図であ
る。第４図Ａ乃至第４図Ｅは本発明の一つの実施
例であるＶ―MOSFETの製造を工程順に示した
断面図である。 尚、図中、１０１，１０２，１０３は金属線、
１０４，１０５，１０６は金属電極、１０７は二
酸化シリコン膜、１０８はシリコン基板、２０１
は金属線、２０２は金属電極、３０１は溝、３０
２は平面部、２０３は二酸化シリコン膜、２０４
はシリコン基板、２０５は圧接電極、４０１はｎ
型シリコン基板、４０２はｐ型拡散層、４０３は
ｎ型拡散層、４０４，４０５は｛111｝面に平行
な平面、４０６は（1000）面に平行面、４０７は
二酸化シリコン膜、４０８は金属電極、４０９は
圧接電極である。
りＶ―MOSFETの場合である。第２図は本発明
の一つの実施例により得られた半導体装置の断面
図であり、第３図は本発明の異方性エツチング方
法による結果を示した一部断面を含む斜視図であ
る。第４図Ａ乃至第４図Ｅは本発明の一つの実施
例であるＶ―MOSFETの製造を工程順に示した
断面図である。 尚、図中、１０１，１０２，１０３は金属線、
１０４，１０５，１０６は金属電極、１０７は二
酸化シリコン膜、１０８はシリコン基板、２０１
は金属線、２０２は金属電極、３０１は溝、３０
２は平面部、２０３は二酸化シリコン膜、２０４
はシリコン基板、２０５は圧接電極、４０１はｎ
型シリコン基板、４０２はｐ型拡散層、４０３は
ｎ型拡散層、４０４，４０５は｛111｝面に平行
な平面、４０６は（1000）面に平行面、４０７は
二酸化シリコン膜、４０８は金属電極、４０９は
圧接電極である。
Claims (1)
- １ 内部に一導電型層を有する他の導電型の半導
体基板の（100）結晶面に平行な主表面から第１
の異方性エツチングにより前記一導電型層を貫通
するＶ溝を形成する工程と、前記主表面から前記
Ｖ溝の周辺部を第２の異方性エツチングにより前
記Ｖ溝より浅くエツチングして前記Ｖ溝の途中に
平坦部を有する段付Ｖ溝を形成する工程と、該段
付溝の前記平坦部および該平坦部より深い部分の
表面に絶縁膜を形成する工程と、該絶縁膜の表面
に金属電極を形成する工程と、該金属電極の前記
平坦部上の部分に金属細線を接続する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5464579A JPS55146935A (en) | 1979-05-02 | 1979-05-02 | Manufacturing of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5464579A JPS55146935A (en) | 1979-05-02 | 1979-05-02 | Manufacturing of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146935A JPS55146935A (en) | 1980-11-15 |
| JPS6337510B2 true JPS6337510B2 (ja) | 1988-07-26 |
Family
ID=12976504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5464579A Granted JPS55146935A (en) | 1979-05-02 | 1979-05-02 | Manufacturing of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55146935A (ja) |
-
1979
- 1979-05-02 JP JP5464579A patent/JPS55146935A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55146935A (en) | 1980-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4853345A (en) | Process for manufacture of a vertical DMOS transistor | |
| US5721162A (en) | All-silicon monolithic motion sensor with integrated conditioning circuit | |
| KR890011103A (ko) | 반도체 집적회로장치의 제조방법 | |
| US8193060B2 (en) | Method of manufacturing a semiconductor device | |
| US5021846A (en) | MOS semiconductor device with an inverted U-shaped gate | |
| JPS5873156A (ja) | 半導体装置 | |
| US6803317B2 (en) | Method of making a vertical gate semiconductor device | |
| JPS6337510B2 (ja) | ||
| US3631307A (en) | Semiconductor structures having improved high-frequency response and power dissipation capabilities | |
| CN104658907B (zh) | 一种逆阻型绝缘栅型双极晶体管的制作方法 | |
| JP3226669B2 (ja) | 半導体装置 | |
| JP2662879B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPS6331946B2 (ja) | ||
| JPH0823093A (ja) | 半導体装置およびその製造方法 | |
| JPS62115775A (ja) | 半導体装置 | |
| JP2803187B2 (ja) | 半導体装置の製造方法 | |
| JP2010045240A (ja) | 縦型ｍｏｓｆｅｔ | |
| KR0167662B1 (ko) | 반도체장치의 제조방법 | |
| JPH0862078A (ja) | 圧力センサー及びその製造方法 | |
| JPS5838939B2 (ja) | 集積回路 | |
| JP2691740B2 (ja) | リレー装置 | |
| KR100384404B1 (ko) | ＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔｐｕｔ）레귤규레이터 및 그 제조방법 | |
| KR960015738A (ko) | 반도체소자 및 그 제조방법 | |
| JP2663581B2 (ja) | 半導体装置 | |
| JPH0265271A (ja) | ダイナミック型メモリ |