JPS6341229B2 - - Google Patents
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- JPS6341229B2 JPS6341229B2 JP54064008A JP6400879A JPS6341229B2 JP S6341229 B2 JPS6341229 B2 JP S6341229B2 JP 54064008 A JP54064008 A JP 54064008A JP 6400879 A JP6400879 A JP 6400879A JP S6341229 B2 JPS6341229 B2 JP S6341229B2
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- JP
- Japan
- Prior art keywords
- memory cell
- substrate
- cell array
- semiconductor memory
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、浮遊ゲート電極を有する絶縁ゲート
型半導体メモリセルアレイ及びその周辺回路を同
一基板上に形成したMOS半導体集積回路に関す
る。
型半導体メモリセルアレイ及びその周辺回路を同
一基板上に形成したMOS半導体集積回路に関す
る。
電気的に書き換え可能な不揮発性半導体メモリ
として、フローテイングゲート形半導体メモリ
（SAMOS）がある。
として、フローテイングゲート形半導体メモリ
（SAMOS）がある。
この種の半導体メモリは集積化あるいは情報の
書き込み消去、読み出し等が容易であるところか
ら、近年マイクロコンピユータ等種々な用途に広
く使用されつつある。そしてこれらの用途に用い
られる半導体メモリは、通常その周辺回路、例え
ばデコーダ回路、バツフア回路等と同一半導体基
板上に集積化して形成されコストダウンが図られ
ている。
書き込み消去、読み出し等が容易であるところか
ら、近年マイクロコンピユータ等種々な用途に広
く使用されつつある。そしてこれらの用途に用い
られる半導体メモリは、通常その周辺回路、例え
ばデコーダ回路、バツフア回路等と同一半導体基
板上に集積化して形成されコストダウンが図られ
ている。
ところで、この種の半導体チツプを製造する場
合、歩留りが良いことが望ましいが、種々な原因
により不良なチツプが生じてしまう。
合、歩留りが良いことが望ましいが、種々な原因
により不良なチツプが生じてしまう。
その中でも特に解決が因難であつた問題とし
て、書き込み後情報が自然消失する現象がある。
て、書き込み後情報が自然消失する現象がある。
本発明は、特にこのような情報消失現象を防止
したMOS半導体集積回路を提供することを目的
としている。
したMOS半導体集積回路を提供することを目的
としている。
発明者等が、上述した情報の消失原因につい
て、種々試験、研究を行い研明した結果、MOS
半導体集積回路のアセンブリ（製作）工程、例え
ばマウント、ボンデイング、スクライブ、シービ
ング等に於いて半導体メモリセルアレイの周辺で
生じた歪が、フイールド酸化膜と半導体基板もし
くはフイールド酸化膜とパツシベーシヨン膜
（PSG膜）との界面を伝わつて拡がり上記メモリ
アレイ内の例えばメモリ素子のゲート絶縁膜に歪
が生じ、これが蓄積されたキヤリアの放出原因と
推察された。
て、種々試験、研究を行い研明した結果、MOS
半導体集積回路のアセンブリ（製作）工程、例え
ばマウント、ボンデイング、スクライブ、シービ
ング等に於いて半導体メモリセルアレイの周辺で
生じた歪が、フイールド酸化膜と半導体基板もし
くはフイールド酸化膜とパツシベーシヨン膜
（PSG膜）との界面を伝わつて拡がり上記メモリ
アレイ内の例えばメモリ素子のゲート絶縁膜に歪
が生じ、これが蓄積されたキヤリアの放出原因と
推察された。
そこで、このような半導体メモリセルアレイ内
への歪の拡がりを防止する為に上記メモリセルア
レイの周囲のフイールド絶縁膜下の半導体基板表
面に基板と逆導電型の領域を形成したところ、情
報の消失がほとんど無いことが確認された。この
理由は、逆導電型の領域には歪が存在するので、
この領域もしくはこれと上記基板間の界面には応
力が集中し易く、歪の拡がりを防ぐ作用をする為
と考えられる。
への歪の拡がりを防止する為に上記メモリセルア
レイの周囲のフイールド絶縁膜下の半導体基板表
面に基板と逆導電型の領域を形成したところ、情
報の消失がほとんど無いことが確認された。この
理由は、逆導電型の領域には歪が存在するので、
この領域もしくはこれと上記基板間の界面には応
力が集中し易く、歪の拡がりを防ぐ作用をする為
と考えられる。
従つて本発明は浮遊ゲート電極を有する電気的
に書き換え可能な絶縁ゲート型半導体メモリセル
アイと、この半導体メモリセルアイの中から所望
のセルを選択し書き込み及び読み出す機能を含む
周辺回路とを同一基板上に形成したMOS半導体
集積回路に於いて、前記半導体メモリセルアイの
周辺の前記基板上に形成したフイールド絶縁膜形
成領域下の前記基板中に該基板と逆導電型の領域
を形成したことを特徴とするMOS半導体集積回
路を提供するものである。
に書き換え可能な絶縁ゲート型半導体メモリセル
アイと、この半導体メモリセルアイの中から所望
のセルを選択し書き込み及び読み出す機能を含む
周辺回路とを同一基板上に形成したMOS半導体
集積回路に於いて、前記半導体メモリセルアイの
周辺の前記基板上に形成したフイールド絶縁膜形
成領域下の前記基板中に該基板と逆導電型の領域
を形成したことを特徴とするMOS半導体集積回
路を提供するものである。
以下本発明の一実施例を図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例を概略的に示す平面
図である。
図である。
Ｐ型の半導体基板１０の中央部には、インパク
トアイオニゼイシヨンを利用して書き込みを行な
う浮遊ゲート電極を有する絶縁ゲート型半導体メ
モリ（SAMOS）のセルアレイ３ａ，３ｂが形成
されている。メモリセルアレイ３ａ，３ｂ間には
行デコーダ回路及び行選択回路６が設けられてい
る。又メモリセルアレイ３ａ，３ｂの各一端に隣
接して列選択回路７ａ，７ｂが各々設けられ、さ
らにこれら列選択回路７ａ，３ｂ間に列デコーダ
回路が設けられている。ここでメモリセルアレイ
３ａ，３ｂは各々４ブロツクで構成されており、
各ブロツクの具体的構成は第２図に示す通りであ
る。即ち、各ブロツクに於いて、１セルを構成す
る浮遊ゲート電極を有する絶縁ゲート型半導体メ
モリ素子２ａ〜２ｉは行列配列されている。各行
を構成する素子のゲートはそれぞれ共通に行選択
回路６からの制御線５ａ〜５ｃに接続され、又各
列を構成する素子のドレインはそれぞれ共通に列
選択回路７ａ，７ｂを構成するMOSトランジス
タ８ａ〜８ｃのソースに接続されている。MOS
トランジスタ８ａ〜８ｃのドレインは共通接続さ
れて第１図のデータ入出力バツフア回路９と信号
の入出力が行なわれる。MOSトランジスタ８ａ
〜８ｃの各ゲートは列デコーダ８からの制御線４
ａ〜４ｃに接続されている。各行を構成するメモ
リ素子２ａ〜２ｉのゲートは共通に負荷MOSト
ランジスタ３ａ〜３ｃのソースに接続されてお
り、又MOSトランジスタ３ａ〜３ｃのドレイン
は共通に第１図の制御回路４からの読み出し、書
き込み制御線６に接続されている。こうしてメモ
リ素子２ａ〜２ｉのゲートには書き込み及び読み
出しに対応した高電圧及び低電圧がそれぞれ印加
されることになる。
トアイオニゼイシヨンを利用して書き込みを行な
う浮遊ゲート電極を有する絶縁ゲート型半導体メ
モリ（SAMOS）のセルアレイ３ａ，３ｂが形成
されている。メモリセルアレイ３ａ，３ｂ間には
行デコーダ回路及び行選択回路６が設けられてい
る。又メモリセルアレイ３ａ，３ｂの各一端に隣
接して列選択回路７ａ，７ｂが各々設けられ、さ
らにこれら列選択回路７ａ，３ｂ間に列デコーダ
回路が設けられている。ここでメモリセルアレイ
３ａ，３ｂは各々４ブロツクで構成されており、
各ブロツクの具体的構成は第２図に示す通りであ
る。即ち、各ブロツクに於いて、１セルを構成す
る浮遊ゲート電極を有する絶縁ゲート型半導体メ
モリ素子２ａ〜２ｉは行列配列されている。各行
を構成する素子のゲートはそれぞれ共通に行選択
回路６からの制御線５ａ〜５ｃに接続され、又各
列を構成する素子のドレインはそれぞれ共通に列
選択回路７ａ，７ｂを構成するMOSトランジス
タ８ａ〜８ｃのソースに接続されている。MOS
トランジスタ８ａ〜８ｃのドレインは共通接続さ
れて第１図のデータ入出力バツフア回路９と信号
の入出力が行なわれる。MOSトランジスタ８ａ
〜８ｃの各ゲートは列デコーダ８からの制御線４
ａ〜４ｃに接続されている。各行を構成するメモ
リ素子２ａ〜２ｉのゲートは共通に負荷MOSト
ランジスタ３ａ〜３ｃのソースに接続されてお
り、又MOSトランジスタ３ａ〜３ｃのドレイン
は共通に第１図の制御回路４からの読み出し、書
き込み制御線６に接続されている。こうしてメモ
リ素子２ａ〜２ｉのゲートには書き込み及び読み
出しに対応した高電圧及び低電圧がそれぞれ印加
されることになる。
行列配列されたメモリ素子２ａ〜２ｉのアレイ
の一部を回路で示したものが第３図であり、この
第３図の回路を実際に集積回路化し平面パターン
化して示したものが第４図である。
の一部を回路で示したものが第３図であり、この
第３図の回路を実際に集積回路化し平面パターン
化して示したものが第４図である。
これらの図に於いてＳはソース、Ｄはドレイ
ン、Ｇは制御ゲート電極、Ｆはフローテイングゲ
ート電極、Ｃは列制御線、Ｌは行制御線である。
ン、Ｇは制御ゲート電極、Ｆはフローテイングゲ
ート電極、Ｃは列制御線、Ｌは行制御線である。
次に第１図にもどり説明する。
半導体基板１０上に於いて、メモリセルアレイ
３ａ，３ｂの周辺には、行アドレスバツフア回路
２、列アドレスバツフア回路５、データ入出力バ
ツフア回路９、コントロール信号用バツフア回路
及び読み出し書き込み制御回路４が形成されてい
る。行、列アドレスバツフア回路２，５は基板１
０の周辺部に設けたアドレス信号入力用ボンデイ
ングパツト１ａ〜１ｈ，１Ｕ〜１Ｗから送られて
きた信号を行、列デコーダ回路６，８駆動用信号
に変換するものである。データ入出力バツフア回
路９は、基板１０の周辺部に設けたデータ入出力
用ボンデイングパツト１ｉ〜１ｋ，１ｍ〜１ｑか
ら送られてきた信号により、タモリセルアレイ３
ａ，３ｂ中の８個のブロツクをデータに応じて選
択して書き込み動作させるとともに、８個の上記
ブロツクに記憶されたデータを読み出し、上記ボ
ンデイングパツト１ｉ〜１ｋ，１ｍ〜１ｑに送出
するものである。コントロール信号用バツフア回
路４は、基板１０周囲に設けたコントロール信号
入力用ボンデイングパツト１ｒ，１ｓ及びプログ
ラム電圧印加用ボンデイングパツト１ｔから送ら
れてきた信号を処理してメモリセルアレイ３ａ，
３ｂに対する書き込み、読み出し等の制御を行う
ものである。
３ａ，３ｂの周辺には、行アドレスバツフア回路
２、列アドレスバツフア回路５、データ入出力バ
ツフア回路９、コントロール信号用バツフア回路
及び読み出し書き込み制御回路４が形成されてい
る。行、列アドレスバツフア回路２，５は基板１
０の周辺部に設けたアドレス信号入力用ボンデイ
ングパツト１ａ〜１ｈ，１Ｕ〜１Ｗから送られて
きた信号を行、列デコーダ回路６，８駆動用信号
に変換するものである。データ入出力バツフア回
路９は、基板１０の周辺部に設けたデータ入出力
用ボンデイングパツト１ｉ〜１ｋ，１ｍ〜１ｑか
ら送られてきた信号により、タモリセルアレイ３
ａ，３ｂ中の８個のブロツクをデータに応じて選
択して書き込み動作させるとともに、８個の上記
ブロツクに記憶されたデータを読み出し、上記ボ
ンデイングパツト１ｉ〜１ｋ，１ｍ〜１ｑに送出
するものである。コントロール信号用バツフア回
路４は、基板１０周囲に設けたコントロール信号
入力用ボンデイングパツト１ｒ，１ｓ及びプログ
ラム電圧印加用ボンデイングパツト１ｔから送ら
れてきた信号を処理してメモリセルアレイ３ａ，
３ｂに対する書き込み、読み出し等の制御を行う
ものである。
尚、１ｘは電源電圧印加用ボンデイングパツ
ト、１ｌは接地用ボンデイングパツトである。基
板１０上に於いて、以上のMOS回路を構成する
各素子間にはフイールド絶縁膜、例えば酸化膜が
形成されており、この絶縁膜上にアルミニウム等
の配線が行なわれることになる。フイールド絶縁
膜の内、メモリセルアレイ３ａ，３ｂ、行デコー
ダ回路及び行選択回路６、列デコーダ回路８及び
列選択回路７ａ，７ｂを含む回路ブロツクの周囲
の絶縁膜には基板１０表面にまで及ぶ溝３０が設
けられている。この様子を第１図のＡ−Ａ断面を
示す第５図により説明する。
ト、１ｌは接地用ボンデイングパツトである。基
板１０上に於いて、以上のMOS回路を構成する
各素子間にはフイールド絶縁膜、例えば酸化膜が
形成されており、この絶縁膜上にアルミニウム等
の配線が行なわれることになる。フイールド絶縁
膜の内、メモリセルアレイ３ａ，３ｂ、行デコー
ダ回路及び行選択回路６、列デコーダ回路８及び
列選択回路７ａ，７ｂを含む回路ブロツクの周囲
の絶縁膜には基板１０表面にまで及ぶ溝３０が設
けられている。この様子を第１図のＡ−Ａ断面を
示す第５図により説明する。
Ｐ型半導体基板１０上には上述したようにメモ
リセルアレイ３ａあるいは列アドレスバツフア回
路５が形成されるが、これらメモリセルアレイ３
ａを構成する浮遊ゲート電極を有する絶縁ゲート
型半導体メモリ素子１と列アドレスバツフア回路
５を構成するMOSトランジスタ５０間にはフイ
ールド絶縁膜３１が形成されており素子間分離が
行なわれている。ここで、Ｓ１，Ｄ１は各々素子
１のソース、ドレイン、Ｇ１，Ｆ１は素子１の制
御ゲート電極及びフローテイングゲート電極、３
２，３３はゲート酸化膜である。又Ｓ２，Ｄ２は
トランジスタ５０のソース、ドレイン、Ｇ１，３
４はトランジスタ５０の電極及びゲート酸化膜で
ある。フイールド絶縁膜３１に溝３０を設ける方
法は、絶縁膜３１の形成方法により異なつてくる
が、例えば絶縁膜３１を基板１０上全面に気相成
長させて形成する場合には、その後素子形成予定
領域を選択的にエツチング除去すると同時に溝３
０を選択エツチングにより形成すればよい。又い
わゆるコプラナ法を用いて絶縁（酸化）膜３１を
基板１０の表面の熱酸化により形成する場合に
は、熱酸化工程の前に予め素子形成予定領域及び
溝３０形成予定領域に窒化硅素等の耐酸化マスク
を形成しておき、熱酸化終了後上記マスクを除去
すればよい。また第５図に於いては、本発明の特
徴として溝３０の下の基板１０表面に基板１０と
逆導型のＮ型高不純物濃度領域３５を形成してお
り、歪のメモリセルアレイ３ａ，３ｂ内への伝わ
りを確実に防止している。これは、Ｎ型領域３５
がイオンプランテーシヨンあるいは拡散により形
成される際、Ｎ型領域３５に歪が発生し、以後の
歪の発生についてもＮ型領域３５及びその周囲に
集中する傾向があり、従つて歪の拡がりが有効に
防止される為と考えられる。Ｎ型領域３５はジヤ
ンクシヨンリークによる他の素子への影響を防止
する為、基板１０と同電位に保持されることが好
ましい。このＮ型領域３５は半導体メモリ素子１
やMOSトランジスタ５０のソース領域Ｓ１，Ｓ
２及びドレイン領域Ｄ１，Ｄ２形成の際同時にイ
オンプランテーシヨンあるいは拡散により形成す
れば、工程が簡略化される。
リセルアレイ３ａあるいは列アドレスバツフア回
路５が形成されるが、これらメモリセルアレイ３
ａを構成する浮遊ゲート電極を有する絶縁ゲート
型半導体メモリ素子１と列アドレスバツフア回路
５を構成するMOSトランジスタ５０間にはフイ
ールド絶縁膜３１が形成されており素子間分離が
行なわれている。ここで、Ｓ１，Ｄ１は各々素子
１のソース、ドレイン、Ｇ１，Ｆ１は素子１の制
御ゲート電極及びフローテイングゲート電極、３
２，３３はゲート酸化膜である。又Ｓ２，Ｄ２は
トランジスタ５０のソース、ドレイン、Ｇ１，３
４はトランジスタ５０の電極及びゲート酸化膜で
ある。フイールド絶縁膜３１に溝３０を設ける方
法は、絶縁膜３１の形成方法により異なつてくる
が、例えば絶縁膜３１を基板１０上全面に気相成
長させて形成する場合には、その後素子形成予定
領域を選択的にエツチング除去すると同時に溝３
０を選択エツチングにより形成すればよい。又い
わゆるコプラナ法を用いて絶縁（酸化）膜３１を
基板１０の表面の熱酸化により形成する場合に
は、熱酸化工程の前に予め素子形成予定領域及び
溝３０形成予定領域に窒化硅素等の耐酸化マスク
を形成しておき、熱酸化終了後上記マスクを除去
すればよい。また第５図に於いては、本発明の特
徴として溝３０の下の基板１０表面に基板１０と
逆導型のＮ型高不純物濃度領域３５を形成してお
り、歪のメモリセルアレイ３ａ，３ｂ内への伝わ
りを確実に防止している。これは、Ｎ型領域３５
がイオンプランテーシヨンあるいは拡散により形
成される際、Ｎ型領域３５に歪が発生し、以後の
歪の発生についてもＮ型領域３５及びその周囲に
集中する傾向があり、従つて歪の拡がりが有効に
防止される為と考えられる。Ｎ型領域３５はジヤ
ンクシヨンリークによる他の素子への影響を防止
する為、基板１０と同電位に保持されることが好
ましい。このＮ型領域３５は半導体メモリ素子１
やMOSトランジスタ５０のソース領域Ｓ１，Ｓ
２及びドレイン領域Ｄ１，Ｄ２形成の際同時にイ
オンプランテーシヨンあるいは拡散により形成す
れば、工程が簡略化される。
以上のようにＮ型領域３５を形成することによ
り、アセンブリ工程に於いて生じた歪のメモリセ
ルアレイ３ａ，３ｂ内への拡がりを有効に防止
し、メモリを使用する場合書き込み後の情報の自
然消失現象を確実に防ぐことができる。
り、アセンブリ工程に於いて生じた歪のメモリセ
ルアレイ３ａ，３ｂ内への拡がりを有効に防止
し、メモリを使用する場合書き込み後の情報の自
然消失現象を確実に防ぐことができる。
尚、上述した実施例では、メモリセルアレイ３
ａ，３ｂ、が行デコーダ回路及び行選択回路６、
行デコーダ回路８及び列選択回路７ａ，７ｂを含
むブロツクを閉ループ的に囲むようにＮ型領域３
５を設けたが、アセンブリ工程により発生する歪
が特にボンデイングパツト１ａ〜１ｘもしくは基
板１０のスクライブライン（外周端）沿いである
ことを考慮して、これらボンデイングパツトを囲
むフイールド絶縁膜下の基板表面にＮ型領域を形
成してもよいし、あるいはメモリセルアレイ３
ａ，３ｂとボンデイングパツト、スクライブライ
ン間に位置する任意のフイールド絶縁膜の基板表
面にＮ型領域を設けても十分歪の拡がりを防止す
ることができる。
ａ，３ｂ、が行デコーダ回路及び行選択回路６、
行デコーダ回路８及び列選択回路７ａ，７ｂを含
むブロツクを閉ループ的に囲むようにＮ型領域３
５を設けたが、アセンブリ工程により発生する歪
が特にボンデイングパツト１ａ〜１ｘもしくは基
板１０のスクライブライン（外周端）沿いである
ことを考慮して、これらボンデイングパツトを囲
むフイールド絶縁膜下の基板表面にＮ型領域を形
成してもよいし、あるいはメモリセルアレイ３
ａ，３ｂとボンデイングパツト、スクライブライ
ン間に位置する任意のフイールド絶縁膜の基板表
面にＮ型領域を設けても十分歪の拡がりを防止す
ることができる。
又、第４図に於いて歪がフローテイングゲート
型半導体メモリ素子のソースＳとドレインＤの対
向方向とほぼ垂直な方向（矢印Ａ方向）に存在す
るフイールド絶縁膜を通じてメモリ素子のゲート
絶縁膜に拡がり情報消失の原因となることを考慮
し、メモリセルアレイ３ａ，３ｂの周辺で矢印Ａ
方向に存在するフイールド絶縁膜下にＮ型領域を
形成しても、有効にデータ消失現象を防止するこ
とができる。
型半導体メモリ素子のソースＳとドレインＤの対
向方向とほぼ垂直な方向（矢印Ａ方向）に存在す
るフイールド絶縁膜を通じてメモリ素子のゲート
絶縁膜に拡がり情報消失の原因となることを考慮
し、メモリセルアレイ３ａ，３ｂの周辺で矢印Ａ
方向に存在するフイールド絶縁膜下にＮ型領域を
形成しても、有効にデータ消失現象を防止するこ
とができる。
以上詳述した本発明によれば、情報消失現象を
有効に防止し、歩留りのすぐれたものが得られ
る。
有効に防止し、歩留りのすぐれたものが得られ
る。
第１図は本発明の一実施例を概略的に示す平面
図、第２図はメモリセルアレイの具体的構成を示
す回路図、第３図は第２図の一部を取り出して示
す回路図、第４図は第３図の回路を集積回路化し
たパターンの様子を示す平面図、第５図は第１図
のＡ−Ａ断面を示す断面図である。 １０……Ｐ型半導体基板、３ａ，３ｂ……メモ
リセルアレイ、１ａ〜１ｘ……ボンデイングパツ
ト、６……行デコーダ回路及び行選択回路、８…
…列デコーダ回路、７ａ，８ａ……列選択回路、
２，５……アドレスバツフア回路、９……データ
入出力バツフア回路、３１……フイールド絶縁
膜、３０……溝、３５……Ｎ型領域、１……メモ
リ素子、５０……MOSトランジスタ。
図、第２図はメモリセルアレイの具体的構成を示
す回路図、第３図は第２図の一部を取り出して示
す回路図、第４図は第３図の回路を集積回路化し
たパターンの様子を示す平面図、第５図は第１図
のＡ−Ａ断面を示す断面図である。 １０……Ｐ型半導体基板、３ａ，３ｂ……メモ
リセルアレイ、１ａ〜１ｘ……ボンデイングパツ
ト、６……行デコーダ回路及び行選択回路、８…
…列デコーダ回路、７ａ，８ａ……列選択回路、
２，５……アドレスバツフア回路、９……データ
入出力バツフア回路、３１……フイールド絶縁
膜、３０……溝、３５……Ｎ型領域、１……メモ
リ素子、５０……MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲート電極を有する電気的に書き換え可
能な絶縁ゲート型半導体メモリセルアレイと、こ
の半導体メモリセルアレイの中から所望のセルを
選択し書き込み及び読み出す機能を含む周辺回路
とを同一基板上に形成したMOS半導体集積回路
に於いて、前記半導体メモリセルアレイの周辺の
前記基板上に形成したフイールド絶縁膜形成領域
下の前記基板中に該基板と逆導電型の領域を形成
したことを特徴とするMOS半導体集積回路。 ２ 前記逆導電型の領域は、前記半導体メモリセ
ルアレイの周囲を囲むように形成されることを特
徴とする特許請求の範囲第１項記載のMOS半導
体集積回路。 ３ 浮遊ゲート電極を有する電気的に書き換え可
能な絶縁ゲート型半導体メモリセルアレイと、こ
の半導体メモリセルアレイの中から所望のセルを
選択し書き込み及び読み出す機能を含む周辺回路
とを同一のＰ型基板上に形成したMOS半導体集
積回路に於いて、前記半導体メモリセルアレイの
周辺の前記Ｐ型基板上に形成したフイールド絶縁
膜形成領域下の前記Ｐ型基板中にｎ型領域を形成
したことを特徴とするMOS半導体集積回路。 ４ 前記ｎ型領域は、前記半導体メモリセルアレ
イの周囲を囲むように形成されることを特徴とす
る特許請求の範囲第３項記載のMOS半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6400879A JPS55157252A (en) | 1979-05-25 | 1979-05-25 | Mos semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6400879A JPS55157252A (en) | 1979-05-25 | 1979-05-25 | Mos semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157252A JPS55157252A (en) | 1980-12-06 |
| JPS6341229B2 true JPS6341229B2 (ja) | 1988-08-16 |
Family
ID=13245718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6400879A Granted JPS55157252A (en) | 1979-05-25 | 1979-05-25 | Mos semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55157252A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10029187B2 (en) | 2016-03-24 | 2018-07-24 | UBTECH Robotics Corp. | Toy assembling apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325622B2 (ja) * | 1973-02-27 | 1978-07-27 |
-
1979
- 1979-05-25 JP JP6400879A patent/JPS55157252A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157252A (en) | 1980-12-06 |
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