JPS634419B2 - - Google Patents
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- JPS634419B2 JPS634419B2 JP13333281A JP13333281A JPS634419B2 JP S634419 B2 JPS634419 B2 JP S634419B2 JP 13333281 A JP13333281 A JP 13333281A JP 13333281 A JP13333281 A JP 13333281A JP S634419 B2 JPS634419 B2 JP S634419B2
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- Japan
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- circuit
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- current
- power supply
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
- H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
- H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
- H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
本発明は、過負荷時に出力を制限する保護手段
を備えた電源装置に関するものである。
を備えた電源装置に関するものである。
第１図及び第３図はそれぞれ従来の電源装置の
構成例を示す回路図であり、第２図は第１図に示
す電源装置の出力特性を、第４図は第３図に示す
電源装置の出力特性を、それぞれ示す特性図であ
る。
構成例を示す回路図であり、第２図は第１図に示
す電源装置の出力特性を、第４図は第３図に示す
電源装置の出力特性を、それぞれ示す特性図であ
る。
第１図及び第３図において、１は入力電源、２
は制御電源、３は主トランス（巻数比N1：N2）、
４は電流検出用トランス（巻数比１：ｎ）、５は
主スイツチ用トランジスタ、６は主スイツチ５に
印加されるサージ電圧抑制と主トランス３のリセ
ツトを兼ねた回路、７は整流・平滑回路、８は出
力電流制限用コンパレータ、９はPWM制御回
路、１０はRSフリツプフロツプ、１１はアンド
回路、１２はダイオード、１３はツエナー電圧
E1の定電圧ダイオード、１４は抵抗、１５は抵
抗値Ｒの抵抗、１６は抵抗、１７はトランジス
タ、１８はツエナー電圧E2の定電圧ダイオード
である。
は制御電源、３は主トランス（巻数比N1：N2）、
４は電流検出用トランス（巻数比１：ｎ）、５は
主スイツチ用トランジスタ、６は主スイツチ５に
印加されるサージ電圧抑制と主トランス３のリセ
ツトを兼ねた回路、７は整流・平滑回路、８は出
力電流制限用コンパレータ、９はPWM制御回
路、１０はRSフリツプフロツプ、１１はアンド
回路、１２はダイオード、１３はツエナー電圧
E1の定電圧ダイオード、１４は抵抗、１５は抵
抗値Ｒの抵抗、１６は抵抗、１７はトランジス
タ、１８はツエナー電圧E2の定電圧ダイオード
である。
先ず第１図において、電源装置の基本動作を説
明する。出力電圧ＶはPWM（パルス幅変調）制
御回路９に取り込まれる。該制御回路９において
は、出力電圧Ｖと或る基準電圧（図示せず）とを
比較し、その誤差電圧の大きさに関係してパルス
幅の変化したパルスを出力してトランジスタ５の
ベースへ印加し（今はアンド回路１１を無視す
る）、それによりトランジスタ５のオン・オフ期
間比を制御して、入力電源１から主トランス３の
１次巻線、トランジスタ５、トランス４の１次巻
線を流れる電流をオン・オフ制御し、出力電圧Ｖ
が一定になるように制御している。
明する。出力電圧ＶはPWM（パルス幅変調）制
御回路９に取り込まれる。該制御回路９において
は、出力電圧Ｖと或る基準電圧（図示せず）とを
比較し、その誤差電圧の大きさに関係してパルス
幅の変化したパルスを出力してトランジスタ５の
ベースへ印加し（今はアンド回路１１を無視す
る）、それによりトランジスタ５のオン・オフ期
間比を制御して、入力電源１から主トランス３の
１次巻線、トランジスタ５、トランス４の１次巻
線を流れる電流をオン・オフ制御し、出力電圧Ｖ
が一定になるように制御している。
さて、コンパレータ８の＋入力電圧Ｅが、定電
圧ダイオード１３のツエナー電圧E1を超えない
ときは、コンパレータ８の出力はロウレベルであ
り、フリツプフロツプ１０の出力Ｑがハイレベル
であつてアンド回路１１を開いているので、前述
の如く、PWM制御回路９の出力であるパルスが
アンド回路１１を通過しトランジスタ５のベース
へ印加されて出力電圧Ｖを制御している。
圧ダイオード１３のツエナー電圧E1を超えない
ときは、コンパレータ８の出力はロウレベルであ
り、フリツプフロツプ１０の出力Ｑがハイレベル
であつてアンド回路１１を開いているので、前述
の如く、PWM制御回路９の出力であるパルスが
アンド回路１１を通過しトランジスタ５のベース
へ印加されて出力電圧Ｖを制御している。
次に、出力電流Ｉが増加することにより、コン
パレータ８の＋入力電圧Ｅが上昇してツエナー電
圧E1に達すると、コンパレータ８の出力がハイ
レベルとなり、RSフリツプフロツプ１０の出力
Ｑをロウレベルに転じてアンド回路１１を閉じる
ことにより、PWM制御回路９からトランジスタ
５のベースへ印加されるパルスのパルス幅を更に
制御して出力電流を一定値に保つようにしてい
る。ここで出力電流Ｉの大きさとコンパレータ８
の＋入力電圧Ｅの関係を説明する。抵抗１５に流
れる電流をｉとすると、 ｉ＝Ｅ／Ｒ 今、抵抗１４の抵抗値が抵抗１５の抵抗値Ｒに
比し充分大きくて、抵抗１４に流れる電流は無視
できるものとする。すると、電流検出用トランス
４の１次側に流れる電流は、該トランス４の巻数
比が１：ｎであるから、（Ｅ／Ｒ）×ｎとなる。トラ ンスの１次電流は、そのまま主トランス３の１次
電流と考えて良いから、トランス３の２次電流
は、該トランス３の巻数比がN1：N2であるの
で、 （Ｅ／Ｒ）×ｎ×N1／N2＝nN1E／N2R となる。トランス３の２次電流は出力電流Ｉと考
えてよいから、結局、次の式が成立する。
パレータ８の＋入力電圧Ｅが上昇してツエナー電
圧E1に達すると、コンパレータ８の出力がハイ
レベルとなり、RSフリツプフロツプ１０の出力
Ｑをロウレベルに転じてアンド回路１１を閉じる
ことにより、PWM制御回路９からトランジスタ
５のベースへ印加されるパルスのパルス幅を更に
制御して出力電流を一定値に保つようにしてい
る。ここで出力電流Ｉの大きさとコンパレータ８
の＋入力電圧Ｅの関係を説明する。抵抗１５に流
れる電流をｉとすると、 ｉ＝Ｅ／Ｒ 今、抵抗１４の抵抗値が抵抗１５の抵抗値Ｒに
比し充分大きくて、抵抗１４に流れる電流は無視
できるものとする。すると、電流検出用トランス
４の１次側に流れる電流は、該トランス４の巻数
比が１：ｎであるから、（Ｅ／Ｒ）×ｎとなる。トラ ンスの１次電流は、そのまま主トランス３の１次
電流と考えて良いから、トランス３の２次電流
は、該トランス３の巻数比がN1：N2であるの
で、 （Ｅ／Ｒ）×ｎ×N1／N2＝nN1E／N2R となる。トランス３の２次電流は出力電流Ｉと考
えてよいから、結局、次の式が成立する。
Ｉ＝nN1E／N2R
すなわち、出力電流Ｉが増大して、nN1E1／N2Rに
達すると、前述のとおり、コンパレータ８の出力
がロウレベルに転じて出力電流一定制御を行な
う。以上のことから、定電圧ダイオード１３のツ
エナー電圧E1は、出力電流制御のための電流基
準値を表わすものと云うことができる。
がロウレベルに転じて出力電流一定制御を行な
う。以上のことから、定電圧ダイオード１３のツ
エナー電圧E1は、出力電流制御のための電流基
準値を表わすものと云うことができる。
第１図に示す電源装置の出力特性は、第２図に
示す如く、出力電流Ｉを、nN1E1／N2Rなる値に一定 制御するものであることも、すでに明らかであろ
う。
示す如く、出力電流Ｉを、nN1E1／N2Rなる値に一定 制御するものであることも、すでに明らかであろ
う。
第３図を参照する。コンパレータ８の＋入力電
圧Ｅがダイオード１３のツエナー電圧E1を超え
ないときは、その動作は第１図の回路のそれと同
じである。またコンパレータ８の＋入力電圧Ｅが
E1に達したときには、出力電圧Ｖが、該電圧Ｖ
と定電圧ダイオード１８のツエナー電圧E2とト
ランジスタ１７のベース・エミツタ間電圧VBEと
の和（Ｖ＋E2＋VBE）が定電圧ダイオード１３の
ツエナー電圧E1に達する程度にまで、低下しな
い間は、第１図の回路について説明したのと同様
に、出力電流ＩをnN1E1／N2Rの値に一定に保つ電流 制御作用がなされる。しかし、（Ｖ＋E2＋VBE）
がE1以下になるほど出力電圧Ｖが低下すると、
それまで制御電源２から抵抗１６を通して定電圧
ダイオード１３に流れていた電流が、該ダイオー
ド１３に流れず、トランジスタ１７に流れるよう
になる。すなわち、コンパレータ８の−入力電圧
がそれまでのE1からそれ以下に下がり始めたこ
とになるので、＋入力電圧Ｅも、E1より低い値に
達した段階でコンパレータ８の出力がハイレベル
に転じ、RSフリツプフロツプ１０の出力Ｑをロ
ウレベルにしてアンド回路１１を閉じ、PWM制
御回路９からの出力パルスのパルス幅を、先の場
合よりも早い時期に制限する。つまり出力電流制
御のための電流基準値が、低減したのと同じこと
になる。このため、第３図に示した電源装置の出
力特性は、第４図に示したように、出力電圧Ｖが
垂下状態になつて｛E1−（E2＋VBE）｝以下に低下
すると、電流値も絞られて低減し、最終的には
nN1（E2＋VBE）／N2Rにまで低減することになる。
圧Ｅがダイオード１３のツエナー電圧E1を超え
ないときは、その動作は第１図の回路のそれと同
じである。またコンパレータ８の＋入力電圧Ｅが
E1に達したときには、出力電圧Ｖが、該電圧Ｖ
と定電圧ダイオード１８のツエナー電圧E2とト
ランジスタ１７のベース・エミツタ間電圧VBEと
の和（Ｖ＋E2＋VBE）が定電圧ダイオード１３の
ツエナー電圧E1に達する程度にまで、低下しな
い間は、第１図の回路について説明したのと同様
に、出力電流ＩをnN1E1／N2Rの値に一定に保つ電流 制御作用がなされる。しかし、（Ｖ＋E2＋VBE）
がE1以下になるほど出力電圧Ｖが低下すると、
それまで制御電源２から抵抗１６を通して定電圧
ダイオード１３に流れていた電流が、該ダイオー
ド１３に流れず、トランジスタ１７に流れるよう
になる。すなわち、コンパレータ８の−入力電圧
がそれまでのE1からそれ以下に下がり始めたこ
とになるので、＋入力電圧Ｅも、E1より低い値に
達した段階でコンパレータ８の出力がハイレベル
に転じ、RSフリツプフロツプ１０の出力Ｑをロ
ウレベルにしてアンド回路１１を閉じ、PWM制
御回路９からの出力パルスのパルス幅を、先の場
合よりも早い時期に制限する。つまり出力電流制
御のための電流基準値が、低減したのと同じこと
になる。このため、第３図に示した電源装置の出
力特性は、第４図に示したように、出力電圧Ｖが
垂下状態になつて｛E1−（E2＋VBE）｝以下に低下
すると、電流値も絞られて低減し、最終的には
nN1（E2＋VBE）／N2Rにまで低減することになる。
第２図に示す特性をもつた電源装置を用いた場
合、負荷端で長時間短絡が継続しているような場
合、コンバータは定格出力電流に近い電流を負荷
に流し続けるため、短絡部分が発熱して危険にな
る場合があるとともに、電源装置内の主スイツチ
（トランジスタ５）の電流が増加するという欠点
がある。
合、負荷端で長時間短絡が継続しているような場
合、コンバータは定格出力電流に近い電流を負荷
に流し続けるため、短絡部分が発熱して危険にな
る場合があるとともに、電源装置内の主スイツチ
（トランジスタ５）の電流が増加するという欠点
がある。
また、第４図の特性をもつ電源装置によると、
負荷端で長時間短絡が継続している場合でも、出
力電流が低減して小さくなるため、短絡部分の発
熱による危険が回避できるとともに、電源装置内
の主スイツチ電流の増加も押えられる。しかし、
電源装置と負荷の間に保護用のヒユーズが挿入さ
れている場合に、折角挿入されているそのヒユー
ズが熔断できないという欠点がある。
負荷端で長時間短絡が継続している場合でも、出
力電流が低減して小さくなるため、短絡部分の発
熱による危険が回避できるとともに、電源装置内
の主スイツチ電流の増加も押えられる。しかし、
電源装置と負荷の間に保護用のヒユーズが挿入さ
れている場合に、折角挿入されているそのヒユー
ズが熔断できないという欠点がある。
本発明は、上述のような従来の電源装置の欠点
を除去するためになされたものであり、従つて本
発明の目的は、電源装置の負荷側短絡時に、電源
装置と負荷の間にヒユーズが挿入されていれば、
該ヒユーズの熔断を可能にし、ヒユーズが挿入さ
れていなくても、長時間の負荷短絡に対して負荷
の短絡箇所を発熱を押え、電源装置内主スイツチ
の電流増加を押えることの出来る電源装置を提供
することにある。以下図面について本発明の一実
施例を詳細に説明する。
を除去するためになされたものであり、従つて本
発明の目的は、電源装置の負荷側短絡時に、電源
装置と負荷の間にヒユーズが挿入されていれば、
該ヒユーズの熔断を可能にし、ヒユーズが挿入さ
れていなくても、長時間の負荷短絡に対して負荷
の短絡箇所を発熱を押え、電源装置内主スイツチ
の電流増加を押えることの出来る電源装置を提供
することにある。以下図面について本発明の一実
施例を詳細に説明する。
第５図は本発明の一実施例を示す回路であつて
１〜１８までの回路部品およびその作用は従来の
回路（第１図、第３図）において説明したのと同
一である。また１９はａ入力がｂ入力以下になつ
た場合に出力ｃに信号を出すコンパレータであ
り、２０はその入力信号を遅らせる遅延回路、２
１は入力端子ｆに信号が入つた場合に入力端子ｇ
の信号を出力端子ｈに出力するアナログゲート回
路、２２は抵抗、２３はツエナー電圧｛E1−（E2
＋VBE）｝の定電圧ダイオードである。
１〜１８までの回路部品およびその作用は従来の
回路（第１図、第３図）において説明したのと同
一である。また１９はａ入力がｂ入力以下になつ
た場合に出力ｃに信号を出すコンパレータであ
り、２０はその入力信号を遅らせる遅延回路、２
１は入力端子ｆに信号が入つた場合に入力端子ｇ
の信号を出力端子ｈに出力するアナログゲート回
路、２２は抵抗、２３はツエナー電圧｛E1−（E2
＋VBE）｝の定電圧ダイオードである。
この動作については、まず出力電圧Ｖが｛E1
−（E2＋VBE）｝以上の場合は、第１図及び第３図
の回路の場合と同様の動作を行なう。次に遅延回
路２０の遅延時間ｔの範囲内にある或る短時間だ
け、出力電圧Ｖが｛E1−（E2＋VBE）｝以下に低下
した場合は、アナログゲート回路２１の出力ｈは
入力ｇと切り離されているため、トランジスタ１
７はオフ状態であり、コンパレータ８の−入力は
ダイオ御ド１３のツエナー電圧E1のままであり、
＋入力がE1になつたときにPWM制御回路９の出
力パルスを先に説明したようにして制限するた
め、第６図においてＩ＝nN1E1／（N2R）の直線
（実線）に示すような定電流垂下特性を示す。ま
た遅延回路２０の遅延時間ｔ以上出力電圧Ｖが
｛E1−（E2＋VBE）｝以下になつていた場合はアナ
ログゲート回路２１の出力ｈは入力ｇすなわちコ
ンバータの出力電圧Ｖとなるため、コンパレータ
８の−入力は（Ｖ＋E2＋VBE）となり、第３図の
回路動作と同様に、出力電圧Ｖの低下に従つて出
力電流値も減少する特性となり、第６図のＳ点を
起点として斜めに下る斜線（破線）で示される特
性となる。従つてこの場合は、遅延時間ｔの経過
後、動作特性は直線Ｋで示す如く、垂下特性から
斜め特性へ移行する。
−（E2＋VBE）｝以上の場合は、第１図及び第３図
の回路の場合と同様の動作を行なう。次に遅延回
路２０の遅延時間ｔの範囲内にある或る短時間だ
け、出力電圧Ｖが｛E1−（E2＋VBE）｝以下に低下
した場合は、アナログゲート回路２１の出力ｈは
入力ｇと切り離されているため、トランジスタ１
７はオフ状態であり、コンパレータ８の−入力は
ダイオ御ド１３のツエナー電圧E1のままであり、
＋入力がE1になつたときにPWM制御回路９の出
力パルスを先に説明したようにして制限するた
め、第６図においてＩ＝nN1E1／（N2R）の直線
（実線）に示すような定電流垂下特性を示す。ま
た遅延回路２０の遅延時間ｔ以上出力電圧Ｖが
｛E1−（E2＋VBE）｝以下になつていた場合はアナ
ログゲート回路２１の出力ｈは入力ｇすなわちコ
ンバータの出力電圧Ｖとなるため、コンパレータ
８の−入力は（Ｖ＋E2＋VBE）となり、第３図の
回路動作と同様に、出力電圧Ｖの低下に従つて出
力電流値も減少する特性となり、第６図のＳ点を
起点として斜めに下る斜線（破線）で示される特
性となる。従つてこの場合は、遅延時間ｔの経過
後、動作特性は直線Ｋで示す如く、垂下特性から
斜め特性へ移行する。
このような動作をするため、負荷短絡の場合に
電源装置と負荷の間にヒユーズが接続されていれ
ば該ヒユーズを熔断できると共に、ヒユーズによ
つて遮断されない（またはヒユーズが接続されて
いない）負荷の長時間の短絡事故については短絡
部分の発熱防止の効果がある。
電源装置と負荷の間にヒユーズが接続されていれ
ば該ヒユーズを熔断できると共に、ヒユーズによ
つて遮断されない（またはヒユーズが接続されて
いない）負荷の長時間の短絡事故については短絡
部分の発熱防止の効果がある。
以上説明したように、この発明によれば、負荷
短絡の場合に電源装置と負荷の間に接続されてい
るヒユーズを熔断できると共に、ヒユーズによつ
て遮断されない（またはヒユーズが接続されてい
ない）負荷の長時間短絡の場合には、短絡箇所の
発熱を防止するため、安全性の高い電源装置を構
成できるという利点がある。
短絡の場合に電源装置と負荷の間に接続されてい
るヒユーズを熔断できると共に、ヒユーズによつ
て遮断されない（またはヒユーズが接続されてい
ない）負荷の長時間短絡の場合には、短絡箇所の
発熱を防止するため、安全性の高い電源装置を構
成できるという利点がある。
第１図および第３図はそれぞれ従来の電源装置
の構成例を示す回路図、第２図は第１図の回路の
出力特性を、第４図は第３図の回路の出力特性
を、それぞれ示す特性図、第５図は本発明の一実
施例を示す回路図、第６図は第５図の回路の出力
特性を示す特性図、である。 符号説明 １…入力電源、２…制御電源、３…
主トランス、４…電流検出用トランス、５…主ス
イツチ用トランジスタ、６…主スイツチ５に印加
されるサージ電圧抑制と主トランス３のリセツト
を兼ねた回路、７…整流・平滑回路、８…出力電
流制限用コンパレータ、９…PWM制御回路、１
０…RSフリツプフロツプ、１１…アンド回路、
１２…ダイオード、１３…定電圧ダイオード（電
圧E1）、１４…抵抗、１５…抵抗（抵抗値Ｒ）、
１６…抵抗、１７…トランジスタ、１８…定電圧
ダイオード（電圧E2）、１９…ａ入力がｂ入力以
下になつた場合に出力ｃに信号を出すコンパレー
タ、２０…延延回路、２１…入力端子ｆに信号が
入つた場合に入力端子ｇの信号を出力端子ｈに出
力するアナログゲート回路、２２…抵抗、２３…
定電圧ダイオード（電圧E1−（E2＋VBE）。
の構成例を示す回路図、第２図は第１図の回路の
出力特性を、第４図は第３図の回路の出力特性
を、それぞれ示す特性図、第５図は本発明の一実
施例を示す回路図、第６図は第５図の回路の出力
特性を示す特性図、である。 符号説明 １…入力電源、２…制御電源、３…
主トランス、４…電流検出用トランス、５…主ス
イツチ用トランジスタ、６…主スイツチ５に印加
されるサージ電圧抑制と主トランス３のリセツト
を兼ねた回路、７…整流・平滑回路、８…出力電
流制限用コンパレータ、９…PWM制御回路、１
０…RSフリツプフロツプ、１１…アンド回路、
１２…ダイオード、１３…定電圧ダイオード（電
圧E1）、１４…抵抗、１５…抵抗（抵抗値Ｒ）、
１６…抵抗、１７…トランジスタ、１８…定電圧
ダイオード（電圧E2）、１９…ａ入力がｂ入力以
下になつた場合に出力ｃに信号を出すコンパレー
タ、２０…延延回路、２１…入力端子ｆに信号が
入つた場合に入力端子ｇの信号を出力端子ｈに出
力するアナログゲート回路、２２…抵抗、２３…
定電圧ダイオード（電圧E1−（E2＋VBE）。
Claims (1)
- １ DC−ACインバータ部と、その出力電圧を或
る第１の基準値と比較し、その誤差電圧に基いて
前記インバータ部を制御するスイツチ素子のオ
ン・オフ期間比を制御する第１のオン・オフ制御
手段と、を有して成る電源装置において、出力電
流が基準値（以下、電流基準値という）を超えた
とき、前記第１のオン・オフ制御手段に優先して
前記スイツチ素子のオン・オフ期間比を制御する
第２のオン・オフ制御手段と、出力電圧が或る第
２の基準値を下まわつて或る一定時間以上経過し
たとき、前記電流基準値自体を低減させる電流基
準値低減手段とを備えたことを特徴とする電源装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13333281A JPS5835615A (ja) | 1981-08-27 | 1981-08-27 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13333281A JPS5835615A (ja) | 1981-08-27 | 1981-08-27 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835615A JPS5835615A (ja) | 1983-03-02 |
| JPS634419B2 true JPS634419B2 (ja) | 1988-01-28 |
Family
ID=15102235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13333281A Granted JPS5835615A (ja) | 1981-08-27 | 1981-08-27 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835615A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61254069A (ja) * | 1985-04-30 | 1986-11-11 | Matsushita Electric Ind Co Ltd | 電源保護装置 |
| JPH02142983U (ja) * | 1989-04-28 | 1990-12-04 | ||
| JPH0727834Y2 (ja) * | 1989-06-09 | 1995-06-21 | 山洋電気株式会社 | コンバータ装置 |
-
1981
- 1981-08-27 JP JP13333281A patent/JPS5835615A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5835615A (ja) | 1983-03-02 |
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