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JPS6344231B2 - - Google Patents
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JPS6344231B2 - - Google Patents

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Publication number
JPS6344231B2
JPS6344231B2 JP17685680A JP17685680A JPS6344231B2 JP S6344231 B2 JPS6344231 B2 JP S6344231B2 JP 17685680 A JP17685680 A JP 17685680A JP 17685680 A JP17685680 A JP 17685680A JP S6344231 B2 JPS6344231 B2 JP S6344231B2
Authority
JP
Japan
Prior art keywords
memory
dot pattern
character code
counter
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP17685680A
Other languages
Japanese (ja)
Other versions
JPS57100472A (en
Inventor
Seiki Morita
Nobuo Imai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Uchida Yoko Co Ltd
Original Assignee
Uchida Yoko Co Ltd
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Filing date
Publication date
Application filed by Uchida Yoko Co Ltd filed Critical Uchida Yoko Co Ltd
Priority to JP17685680A priority Critical patent/JPS57100472A/en
Publication of JPS57100472A publication Critical patent/JPS57100472A/en
Publication of JPS6344231B2 publication Critical patent/JPS6344231B2/ja
Granted legal-status Critical Current

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Description

【発明の詳細な説明】 本発明は、表示文字コード・メモリを用いてド
ツト・パターン・メモリにドツト・パターン・デ
ータを書込み得るようにしたドツト・パターン・
メモリへのデータ書込み方式に関するものであ
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention provides a dot pattern computer which allows dot pattern data to be written into a dot pattern memory using a display character code memory.
This relates to a method for writing data into memory.

第1図は従来の表示装置の一部を示すものであ
つて、1はアドレス・カウンタ、2は表示文字コ
ード・メモリ、3はラツチ、4はマルチプレサ、
5はRAMで構成されたドツト・パターン・メモ
リをそれぞれ示している。
FIG. 1 shows part of a conventional display device, in which 1 is an address counter, 2 is a display character code memory, 3 is a latch, 4 is a multiplexer,
5 each indicate a dot pattern memory composed of RAM.

アドレス・カウンタ1は表示文字コード・メモ
リのアドレスを示すものであり、アドレス・カウ
ンタ1で指定されるアドレスには表示すべき文字
の文字コードが書込まれている。表示文字コー
ド・メモリ2には表示すべき一画面分の文字コー
ドが格納されている。ラツチ3は外部アドレス情
報を格納するものである。マルチプレクサ4は、
ドツト・パターン・メモリ5からドツト・パター
ンを読出す際には表示文字コード・メモリ2から
読出されるデータを選択し、ドツト・パターン・
メモリ5に外部ドツト・パターン・データを書込
む際にはラツチ3のデータを選択し、選択された
データをアドレス情報としてドツト・パターン・
メモリ5に送出する。ドツト・パターン・メモリ
5は、複数の文字のドツト・パターン・データを
格納するものである。1文字のドツト・パター
ン・データが格納されている領域の先頭アドレス
は、文字コードによつて一義的に定められてい
る。1文字は例えば16×16ドツトで表現されてお
り、ドツト・パターン・メモリ5の1ワードは例
えば2バイト構成である。
Address counter 1 indicates the address of the display character code memory, and the character code of the character to be displayed is written in the address specified by address counter 1. The display character code memory 2 stores character codes for one screen to be displayed. Latch 3 stores external address information. Multiplexer 4 is
When reading the dot pattern from the dot pattern memory 5, select the data to be read from the display character code memory 2, and select the dot pattern.
When writing external dot pattern data to memory 5, select the data in latch 3 and use the selected data as address information to write the dot pattern data.
Send to memory 5. The dot pattern memory 5 stores dot pattern data of a plurality of characters. The starting address of the area where one character of dot pattern data is stored is uniquely determined by the character code. One character is represented by, for example, 16×16 dots, and one word of the dot pattern memory 5 is composed of, for example, 2 bytes.

アドレス・カウンタ1は実際には行カウンタと
桁カウンタとにより構成されている。また表示文
字コード・メモリ2から読出された内容とラス
タ・カウンタの内容とを結合したものが、実際の
ドツト・パターン・メモリ5の読出アドレスとな
る。行カウンタは表示すべき文字のデイスプレイ
上の行を示すものであり、桁カウンタは行の中の
文字の桁位置を示している。ラスタ・カウンタ
は、1行分の文字を表示する場合におけるラスタ
の番号を示している。桁カウンタは所定数のドツ
トが表示されると、その内容が+1され、ラス
タ・カウンタは桁カウンタがキヤリを出力する
と、その内容が+1される。行カウンタは、ラス
タ・カウンタがキヤリを出力したときその内容が
+1される。
Address counter 1 actually consists of a row counter and a digit counter. The combination of the contents read from the display character code memory 2 and the contents of the raster counter becomes the actual read address of the dot pattern memory 5. The line counter indicates the line on the display of the character to be displayed, and the column counter indicates the column position of the character within the line. The raster counter indicates the raster number when displaying one line of characters. The contents of the digit counter are incremented by 1 when a predetermined number of dots are displayed, and the contents of the raster counter are incremented by 1 when the digit counter outputs a offset. The contents of the row counter are incremented by 1 when the raster counter outputs a carry.

ドツト・パターン・メモリ5はRAMで構成さ
れているので、電源断となると、その内容は消失
する。このため、電源投入時には、ドツト・パタ
ーン・メモリ5に新たにデータを書込む必要があ
る。ドツト・パターン・メモリ5にデータを書込
む際には、本体系装置が外部アドレス情報および
外部ドツト・パターン・データを表示装置側に送
り、表示装置側はマルチプレクサ4によつて外部
アドレス情報を選択し、外部アドレス情報で指定
されるパターン・メモリ5のアドレスに外部ドツ
ト・パターン・データを書込む。
Since the dot pattern memory 5 is composed of RAM, its contents are lost when the power is cut off. Therefore, it is necessary to write new data into the dot pattern memory 5 when the power is turned on. When writing data to the dot pattern memory 5, the main unit sends external address information and external dot pattern data to the display device, and the display device selects the external address information using the multiplexer 4. Then, the external dot pattern data is written to the address of the pattern memory 5 specified by the external address information.

このように、第1図に示した如き従来装置は、
ドツト・パターン・メモリ5にデータを書込むた
めに、ラツチ3およびマルチプレクサ4を必要と
し、ドツト・パターン・メモリ5をROMなどで
構成したものに比べてこの分だけ金物量が増加す
るという欠点を示している。
In this way, the conventional device as shown in FIG.
In order to write data to the dot pattern memory 5, a latch 3 and a multiplexer 4 are required, which has the disadvantage that the amount of hardware increases by this amount compared to a case where the dot pattern memory 5 is composed of a ROM or the like. It shows.

本発明は、この欠点を除去するものであつて、
上記のようなマルチプレクサやラツチを設けるこ
となくドツト・パターン・メモリにデータを書込
み得るようにしたドツト・パターン・メモリへの
データ書込み方式を提供することを目的としてい
る。そしてそのため、本発明のドツト・パター
ン・メモリへのデータ書込み方式は、文字コード
が格納される表示文字コード・メモリと、表示文
字コード・メモリのアドレスを指定するアドレ
ス・カウンタと、ランダム・アクセス・メモリか
ら構成されたドツト・パターン・メモリとを備
え、上記表示文字コード・メモリから読出された
文字コードで指定されるドツト・パターン・メモ
リのアドレスからドツト・パターン・データが読
出される表示装置において、上記ドツト・パター
ン・メモリにドツト・パターン・データを書込む
際、表示装置外の外部クロツク信号によつて上記
アドレス・カウンタを更新しつつ上記表示文字コ
ード・メモリに文字コードを書込み、次いで上記
アドレス・カウンタを外部クリア信号でクリア
し、しかる後にアドレス・カウンタを外部クロツ
ク信号で更新しつつ上記表示文字コード・メモリ
から文字コードを読出し、読出された文字コード
で指定される上記ドツト・パターン・メモリのア
ドレスに外部ドツト・パターン・データを書込む
ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
The present invention eliminates this drawback and includes:
It is an object of the present invention to provide a method for writing data to a dot pattern memory, which allows data to be written to the dot pattern memory without providing multiplexers or latches as described above. Therefore, the data writing method to the dot pattern memory of the present invention requires a display character code memory in which character codes are stored, an address counter that specifies the address of the display character code memory, and a random access memory. A display device comprising a dot pattern memory composed of a memory, and in which dot pattern data is read from an address in the dot pattern memory specified by a character code read from the display character code memory. When writing dot pattern data to the dot pattern memory, write the character code to the display character code memory while updating the address counter using an external clock signal from outside the display device, and then write the character code to the display character code memory. Clear the address counter with an external clear signal, then read the character code from the display character code memory while updating the address counter with an external clock signal, and display the dot pattern specified by the read character code. This method is characterized by writing external dot pattern data to memory addresses. Hereinafter, the present invention will be explained with reference to the drawings.

第2図は本発明の1実施例のブロツク図であ
る。第2図において、6はAND回路、7はOR回
路を示している。なお、第1図と同一符号は同一
物を示している。AND回路6は、表示装置側の
クロツク源によるアドレス・カウンタの更新を禁
止するものであり、ドツト・パターン・メモリ5
へのデータの書込みの際は本体系装置からの指令
によつてAND回路6は強制的にオフされる。
AND回路6の出力はOR回路7の一方の入力に供
給され、OR回路の他方の入力には外部クロツク
信号が供給される。OR回路7の出力はアドレ
ス・カウンタを更新するために使用される。アド
レス・カウンタ1の内容をクリアするため、外部
クリア信号がアドレス・カウンタのクリア端子に
供給される。これらの外部クロツク信号および外
部クリア信号は本体系装置によつて制御される。
図示されていないが、ラスタ・カウンタに対して
も外部クロツク信号を供給することが出来る。
FIG. 2 is a block diagram of one embodiment of the present invention. In FIG. 2, 6 indicates an AND circuit, and 7 indicates an OR circuit. Note that the same reference numerals as in FIG. 1 indicate the same parts. The AND circuit 6 prohibits the address counter from being updated by the clock source on the display device side, and the dot pattern memory 5
When data is written to, the AND circuit 6 is forcibly turned off by a command from the main system device.
The output of the AND circuit 6 is supplied to one input of an OR circuit 7, and the other input of the OR circuit is supplied with an external clock signal. The output of OR circuit 7 is used to update the address counter. To clear the contents of address counter 1, an external clear signal is applied to the clear terminal of the address counter. These external clock signals and external clear signals are controlled by the main body system.
Although not shown, an external clock signal can also be provided to the raster counter.

ドツト・パターン・メモリ5へのデータの書込
は下記のようにして行われる。先ずANDゲート
6を閉じ、表示装置内のクロツクによるアドレ
ス・カウンタ1の更新を禁止する。そして、アド
レス・カウンタ1を構成する桁カウンタと行カウ
ンタとを縦続接続し、桁カウンタのキヤリによつ
て行カウンタの内容が+1されるようにする。次
に、桁カウンタおよび行カウンタを外部クリア信
号を送出することによつてクリアする。桁カウン
タおよび行カウンタをクリアした後、外部データ
即ち、文字コードを表示文字コード・メモリ3に
送り、桁カウンタと行カウンタで指定されるアド
レスに書込む。この書込み処理が終了したら、外
部クロツク信号を送出して桁カウンタの内容を+
1する。表示文字コード・メモリ3の全アドレス
に文字コードが書込まれた後、外部クリア信号に
よつて桁カウンタおよび行カウンタの内容をクリ
アし、ラスタ・カウンタのキヤリーによつて桁カ
ウンタが更新されるようにする。そして表示文字
コード・メモリ3から文字コードを読出すと共
に、この文字コードに対応する外部ドツト・パタ
ーン・データをドツト・パターン・メモリ5に送
り、読出された文字コードとラスタ・カウンタの
内容とを結合して得られるアドレスに外部ドツ
ト・パターン・データを書込む。この処理が終了
した後、外部クロツクによつてラスタ・カウンタ
の内容を+1し、同様の処理を繰返す。
Data is written into the dot pattern memory 5 as follows. First, AND gate 6 is closed to prohibit updating of address counter 1 by the clock in the display device. Then, the digit counter and the row counter constituting the address counter 1 are connected in cascade, so that the content of the row counter is incremented by 1 by carrying the digit counter. The column counter and row counter are then cleared by sending an external clear signal. After clearing the digit counter and line counter, the external data, ie, the character code, is sent to the display character code memory 3 and written to the address specified by the digit counter and line counter. When this write process is completed, send an external clock signal to increment the contents of the digit counter.
Do 1. After the character code is written to all addresses in the display character code memory 3, the contents of the digit counter and line counter are cleared by an external clear signal, and the digit counter is updated by the carry of the raster counter. do it like this. Then, the character code is read from the display character code memory 3, and the external dot pattern data corresponding to this character code is sent to the dot pattern memory 5, and the read character code and the contents of the raster counter are combined. Write external dot pattern data to the address obtained by combining. After this process is completed, the contents of the raster counter are incremented by 1 using an external clock, and the same process is repeated.

以上の説明から明らかなように、本発明によれ
ば、ドツト・パターン・メモリをRAMで構成し
た表示装置において、マルチプレクサやラツチを
用いることなく、ドツト・パターン・メモリにデ
ータを書込み得るので、表示装置の回路構成を簡
単化することが出来る。
As is clear from the above description, according to the present invention, in a display device in which the dot pattern memory is configured with RAM, data can be written to the dot pattern memory without using a multiplexer or a latch. The circuit configuration of the device can be simplified.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の表示装置の一部を示す図、第2
図は本発明の1実施例のブロツク図である。 1……アドレス・カウンタ、2……表示文字コ
ード・メモリ、3……ラツチ、4……マルチプレ
クサ、5……ドツト・パターン・メモリ、6……
AND回路、7……OR回路。
Fig. 1 is a diagram showing a part of a conventional display device, Fig. 2 is a diagram showing a part of a conventional display device;
The figure is a block diagram of one embodiment of the invention. 1... Address counter, 2... Display character code memory, 3... Latch, 4... Multiplexer, 5... Dot pattern memory, 6...
AND circuit, 7...OR circuit.

Claims (1)

【特許請求の範囲】[Claims] 1 文字コードが格納される表示文字コード・メ
モリと、表示文字コード・メモリのアドレスを指
定するアドレス・カウンタと、ランダム・アクセ
ス・メモリから構成されたドツト・パターン・メ
モリとを備え、上記表示文字コード・メモリから
読出された文字コードで指定されるドツト・パタ
ーン・メモリのアドレスからドツト・パターン・
データが読出される表示装置において、上記ドツ
ト・パターン・メモリにドツト・パターン・デー
タを書込む際、表示装置外の外部クロツク信号に
よつて上記アドレス・カウンタを更新しつつ上記
表示文字コード・メモリに文字コードを書込み、
次いで上記アドレス・カウンタを外部クリア信号
でクリアし、しかる後にアドレス・カウンタを外
部クロツク信号で更新しつつ上記表示文字コー
ド・メモリから文字コードを読出し、読出された
文字コードで指定される上記ドツト・パターン・
メモリのアドレスに外部ドツト・パターン・デー
タを書込むことを特徴とするドツト・パターン・
メモリへのデータ書込み方式。
1 comprises a display character code memory in which character codes are stored, an address counter that specifies the address of the display character code memory, and a dot pattern memory consisting of a random access memory, The dot pattern is transferred from the address of the dot pattern memory specified by the character code read from the code memory.
In a display device from which data is read, when writing dot pattern data to the dot pattern memory, the address counter is updated by an external clock signal outside the display device and the display character code memory is updated. Write the character code to
Next, the address counter is cleared with an external clear signal, and then the character code is read from the display character code memory while updating the address counter with an external clock signal, and the dot specified by the read character code is read out. pattern·
A dot pattern device characterized by writing external dot pattern data to a memory address.
Method of writing data to memory.
JP17685680A 1980-12-15 1980-12-15 System of writing data into dot pattern memory Granted JPS57100472A (en)

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JPS57100472A JPS57100472A (en) 1982-06-22
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