JPS6344307B2 - - Google Patents
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- JPS6344307B2 JPS6344307B2 JP54062001A JP6200179A JPS6344307B2 JP S6344307 B2 JPS6344307 B2 JP S6344307B2 JP 54062001 A JP54062001 A JP 54062001A JP 6200179 A JP6200179 A JP 6200179A JP S6344307 B2 JPS6344307 B2 JP S6344307B2
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- mos
- transistor
- gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は不揮発性半導体記憶装置にかかり、
特に、新規な構造を有する電気的に書き換え可能
な不揮発性半導体記憶装置に関する。
特に、新規な構造を有する電気的に書き換え可能
な不揮発性半導体記憶装置に関する。
従来この種の不揮発性半導体記憶装置には、一
般にスタツクド・ゲート型メモリと呼ばれている
ものがあり、例えばISSCC′77Digest of
Technical Papers，15―４にその一つの例が示
されている。この引例中に明記してあるごとく、
このスタツクド・ゲート型メモリはＰ型半導体基
体の主表面近傍に互に間隔を置いて設けられた１
対のソース、ドレインＮ型領域と、この両領域間
の主表面上にSiO2膜でくるまれた浮遊ゲート電
極と、この上に制御ゲート電極とを有する。この
スタツクド・ゲート型メモリでは作製時点、すな
わち浮遊ゲート電極が中性の状態で制御ゲート電
極から見た初期のスレツシヨルド電圧、例えば
VT0＝2Vが存在する。書込操作は、基体、ソース
端子を接地し、制御ゲート電極とドレイン端子に
正パルスの高電圧、例えば25Vを印加するとチヤ
ンネル電流が流れ、この電流によりドレイン近傍
のピンチオフ領域で発生した高エネルギーの電子
が浮遊ゲート電極内へいわゆるチヤンネル注入さ
れスレツシヨルド電圧は例えばVT＝10Vにシフ
トする。消去操作は、書込まれたメモリに紫外線
を照射することにより浮遊ゲート中の注入電子を
エネルギーに励起し、基体に放出させメモリのス
レツシヨルド電圧をVT0に戻すことにより行われ
る。従つて読出し時に制御ゲート電極に例えば
5Vを印加すると、消去されたメモリは導通し、
書込まれたメモリは非導通で、これより“１”，
“０”の記憶状態の検出が可能である。しかるに
この様なメモリ装置に電気的消去という機能を付
加しようとする場合、いかなる方法、メカニズム
に依るにせよ発生する最大の問題は、消去により
初期のスレツシヨルド電圧を回復することの難し
さである。すなわち、消去によりスレツシヨルド
電圧が初期値まで戻りきらなかつたり、又初期値
よりも戻り過ぎてしまうということがしばしば発
生し、特に多数個のメモリを集積化した場合には
この現象は益々顕著になり、実用化を障げる要因
となつている。
般にスタツクド・ゲート型メモリと呼ばれている
ものがあり、例えばISSCC′77Digest of
Technical Papers，15―４にその一つの例が示
されている。この引例中に明記してあるごとく、
このスタツクド・ゲート型メモリはＰ型半導体基
体の主表面近傍に互に間隔を置いて設けられた１
対のソース、ドレインＮ型領域と、この両領域間
の主表面上にSiO2膜でくるまれた浮遊ゲート電
極と、この上に制御ゲート電極とを有する。この
スタツクド・ゲート型メモリでは作製時点、すな
わち浮遊ゲート電極が中性の状態で制御ゲート電
極から見た初期のスレツシヨルド電圧、例えば
VT0＝2Vが存在する。書込操作は、基体、ソース
端子を接地し、制御ゲート電極とドレイン端子に
正パルスの高電圧、例えば25Vを印加するとチヤ
ンネル電流が流れ、この電流によりドレイン近傍
のピンチオフ領域で発生した高エネルギーの電子
が浮遊ゲート電極内へいわゆるチヤンネル注入さ
れスレツシヨルド電圧は例えばVT＝10Vにシフ
トする。消去操作は、書込まれたメモリに紫外線
を照射することにより浮遊ゲート中の注入電子を
エネルギーに励起し、基体に放出させメモリのス
レツシヨルド電圧をVT0に戻すことにより行われ
る。従つて読出し時に制御ゲート電極に例えば
5Vを印加すると、消去されたメモリは導通し、
書込まれたメモリは非導通で、これより“１”，
“０”の記憶状態の検出が可能である。しかるに
この様なメモリ装置に電気的消去という機能を付
加しようとする場合、いかなる方法、メカニズム
に依るにせよ発生する最大の問題は、消去により
初期のスレツシヨルド電圧を回復することの難し
さである。すなわち、消去によりスレツシヨルド
電圧が初期値まで戻りきらなかつたり、又初期値
よりも戻り過ぎてしまうということがしばしば発
生し、特に多数個のメモリを集積化した場合には
この現象は益々顕著になり、実用化を障げる要因
となつている。
この発明の目的は、上記の如きスタツクド・ゲ
ート型メモリに電気的消去という特性を安定かつ
容易に付加せしめることを可能にし、先に述べた
ごとき問題点を全く含まず、製造プロセスの簡略
化、集積度の向上、信頼性の向上、特性の安定化
等々の利点を具備した不揮発性半導体記憶装置を
提供することにある。
ート型メモリに電気的消去という特性を安定かつ
容易に付加せしめることを可能にし、先に述べた
ごとき問題点を全く含まず、製造プロセスの簡略
化、集積度の向上、信頼性の向上、特性の安定化
等々の利点を具備した不揮発性半導体記憶装置を
提供することにある。
この発明の不揮発性半導体記憶装置では、半導
体基体の主表面近傍に互に間隔を置いて設けられ
た、基体と反対導電型のソース、ドレイン領域
と、この領域間の基体主表面上に第１のゲート絶
縁膜と、この上に導電膜からなる浮遊ゲート電極
と、この上に第２のゲート絶縁膜と、さらにこの
上に導電膜からなる制御ゲート電極とを備えたス
タツクド・ゲートMOS型メモリトランジスタお
よびこのメモリトランジスタに直列接続され、メ
モリトランジスタのドレイン領域を共通のソース
領域とし、ゲート電極がメモリトランジスタの制
御ゲート電極に共通接続されたMOSトランジス
タとを有し、装置全体としての共通ゲート電極か
ら見たスレツシヨルド電圧が、書込状態に於いて
はスタツクド・ゲートMOS型トランジスタによ
つて決定され、又消去状態に於いてはMOSトラ
ンジスタにより決定されている。本発明の他の装
置ではスタツクド・ゲートMOS型メモリトラン
ジスタの第１ゲート絶縁膜はMOSトランジスタ
のゲート絶縁膜よりも薄くなつている。又本発明
の他の装置ではスタツクド・ゲートMOS型メモ
リトランジスタの浮遊ゲート電極が制御ゲート電
極に対し少くとも１部分自己整合的に形状決定さ
れている。さらに本発明の他の装置ではスタツク
ド・ゲートMOS型メモリトランジスタの浮遊ゲ
ート電極と制御ゲート電極およびMOSトランジ
スタのゲート電極のいづれもが多結晶シリコンよ
り構成されている。
体基体の主表面近傍に互に間隔を置いて設けられ
た、基体と反対導電型のソース、ドレイン領域
と、この領域間の基体主表面上に第１のゲート絶
縁膜と、この上に導電膜からなる浮遊ゲート電極
と、この上に第２のゲート絶縁膜と、さらにこの
上に導電膜からなる制御ゲート電極とを備えたス
タツクド・ゲートMOS型メモリトランジスタお
よびこのメモリトランジスタに直列接続され、メ
モリトランジスタのドレイン領域を共通のソース
領域とし、ゲート電極がメモリトランジスタの制
御ゲート電極に共通接続されたMOSトランジス
タとを有し、装置全体としての共通ゲート電極か
ら見たスレツシヨルド電圧が、書込状態に於いて
はスタツクド・ゲートMOS型トランジスタによ
つて決定され、又消去状態に於いてはMOSトラ
ンジスタにより決定されている。本発明の他の装
置ではスタツクド・ゲートMOS型メモリトラン
ジスタの第１ゲート絶縁膜はMOSトランジスタ
のゲート絶縁膜よりも薄くなつている。又本発明
の他の装置ではスタツクド・ゲートMOS型メモ
リトランジスタの浮遊ゲート電極が制御ゲート電
極に対し少くとも１部分自己整合的に形状決定さ
れている。さらに本発明の他の装置ではスタツク
ド・ゲートMOS型メモリトランジスタの浮遊ゲ
ート電極と制御ゲート電極およびMOSトランジ
スタのゲート電極のいづれもが多結晶シリコンよ
り構成されている。
この発明の不揮発性半導体記憶装置では、書込
動作にいわゆるチヤンネル注入法を利用できる。
すなわちスタツクド・ゲートMOS型メモリトラ
ンジスタのチヤンネル電流に浮遊ゲート電極に電
子を注入しスレツシヨルド電圧を上昇させること
で装置全体としてのスレツシヨルド電圧を上昇で
きる。又消去動作には、いわゆるアバランシエ注
入を用いることができる。すなわちスタツクド・
ゲートMOS型メモリトランジスタのソースと基
体間のＰ―Ｎ接合をアバランシエ・ブレークダウ
ンさせ、この時発生する高エネルギーの正孔を浮
遊ゲート電極に注入することによりスタツクド・
ゲートMOS型メモリトランジスタのスレツシヨ
ルド電圧を低下させ、このスレツシヨルド電圧が
直列接続されたMOSトランジスタのスレツシヨ
ルド電圧よりも低い値になる様に条件設定するこ
とにより、装置全体としての消去後のスレツシヨ
ルド電圧として、常にMOSトランジスタのスレ
ツシヨルド電圧が確保できる。
動作にいわゆるチヤンネル注入法を利用できる。
すなわちスタツクド・ゲートMOS型メモリトラ
ンジスタのチヤンネル電流に浮遊ゲート電極に電
子を注入しスレツシヨルド電圧を上昇させること
で装置全体としてのスレツシヨルド電圧を上昇で
きる。又消去動作には、いわゆるアバランシエ注
入を用いることができる。すなわちスタツクド・
ゲートMOS型メモリトランジスタのソースと基
体間のＰ―Ｎ接合をアバランシエ・ブレークダウ
ンさせ、この時発生する高エネルギーの正孔を浮
遊ゲート電極に注入することによりスタツクド・
ゲートMOS型メモリトランジスタのスレツシヨ
ルド電圧を低下させ、このスレツシヨルド電圧が
直列接続されたMOSトランジスタのスレツシヨ
ルド電圧よりも低い値になる様に条件設定するこ
とにより、装置全体としての消去後のスレツシヨ
ルド電圧として、常にMOSトランジスタのスレ
ツシヨルド電圧が確保できる。
上述の説明の如く、本発明の不揮発性半導体記
憶装置では書込動作も消去動作も電気的方法が可
能であるばかりでなく、消去後の装置全体として
のスレツシヨルド電圧として装置の記憶状態と無
関係に決まる一定値が確保できる。このことは単
にこの装置の安定性や実現の容易さを保証してい
るだけでなく、電気的消去動作そのものを可能に
する最大の要因になつていることは容易に理解で
きる。又この発明の不揮発性半導体記憶装置は、
スタツクド・ゲートMOS型メモリトランジスタ
とMOSトランジスタから構成されているが、実
質的に１素子の如く実現できるので高集積度、高
製造歩留りが確保できる。
憶装置では書込動作も消去動作も電気的方法が可
能であるばかりでなく、消去後の装置全体として
のスレツシヨルド電圧として装置の記憶状態と無
関係に決まる一定値が確保できる。このことは単
にこの装置の安定性や実現の容易さを保証してい
るだけでなく、電気的消去動作そのものを可能に
する最大の要因になつていることは容易に理解で
きる。又この発明の不揮発性半導体記憶装置は、
スタツクド・ゲートMOS型メモリトランジスタ
とMOSトランジスタから構成されているが、実
質的に１素子の如く実現できるので高集積度、高
製造歩留りが確保できる。
次にこの発明の特徴をより解り易くするために
実施例につき図面を参照しながら詳しく説明す
る。
実施例につき図面を参照しながら詳しく説明す
る。
第１図は本発明の不揮発性半導体記憶装置の一
実施例に於ける平面模型図、第２図は第１図のＡ
―A′部に於ける装置の断面模型図である。これ
らの図に於いて装置の同一部分には同一記号を付
して示してある。第１，２図で、１は比抵抗約10
Ω―cmのＰ型単結晶Si半導体基体、２は面指数
（100）を有する１の主表面、３はSi基体の熱酸化
法によつて形成した厚さ約300Åの第１ゲート
SiO2膜、４はリンが添加された厚さ約0.3μの多結
晶Siよりなる浮遊ゲート電極、５は４の熱酸化法
によつて形成した厚さ約1000Åの第２ゲート
SiO2膜、６はリンを添加した厚さ約0.5μの多結晶
Siよりなる制御ゲート電極、７，８は２の近傍の
１内にリンを拡散して形成したＮ型のソース領
域、ドレイン領域である。これらはいわゆるスタ
ツクド・ゲートMOS型メモリトランジスタを構
成するが、ここで浮遊ゲート電極４は、制御ゲー
ト電極６をマスクにして多結晶Siをエツチングす
ることにより、平面形状が一部自己整合的に決定
されていると共に、ソース領域７、ドレイン領域
８は４，５の両ゲート電極のいづれに対しても自
己整合的にリンを拡散することにより形成されて
いる。この発明の装置では、上記のスタツクド・
ゲートMOS型メモリトランジスタに直列にMOS
トランジスタが形成されており、９はSi基体１の
熱酸化法によつて成長した厚さ約1000Åのゲート
SiO2膜、１０はリンを添加した厚さ約0.5μの多結
晶Siよりなるゲート電極、１１はリンを主表面２
近傍のSi基体１内にリンを拡散して形成したドレ
イン領域である。このMOSトランジスタに於い
て、ソース領域はスタツクド・ゲートMOS型メ
モリトランジスタのドレイン領域８と共通になつ
ており、ソース領域８、ドレイン領域１１はゲー
ト電極１０に対して自己整合的にリンを拡散する
ことにより形成されていると共に、第１図から明
らかな様に、ゲート電極１０はスタツクド・ゲー
トMOS型メモリトランジスタの制御ゲート電極
６に共通接続されている。装置全体としてのソー
ス引き出しＡ１電極１２はコンタクト孔１３を通
じてソース領域７に、又ドレイン引き出しＡ１電
極１４はコンタクト孔１５を通じてドレイン領域
１１に接続されており、さらにスタツクド・ゲー
トMOS型メモリトランジスタの制御ゲート電極
６とMOSトランジスタのゲート電極１０に対す
る共通ゲート引き出しＡ１電極１６がコンタクト
孔１７を通じて両ゲート電極に接続されている。
第３図Ａは本発明の不揮発性半導体記憶装置の記
号図で、T1はスタツクド・ゲートMOS型メモリ
トランジスタ部、T2はMOSトランジスタ部を示
し、又基体、ソース、ゲート、ドレインの各端子
への印加電圧をそれぞれ記号VB，VS，VG，VDで
示してある。第３図Ｂに書込操作および消去操作
に於ける上記端子電圧の典型的な１つの例が示し
てある。書込操作に於いては、ゲート電極VG＝
25Vによつて、T1，T2は共に導通状態に在り、
T1とT2のコンダクタンス比によつてV1＝25Vの
分割電圧がメモリトランジスタT1のドレインに
印加され、この時T1に流れるチヤンネル電流に
よつて電子が浮遊ゲート電極に注入される、いわ
ゆるチヤンネル注入書込が起る。このチヤンネル
注入により、メモリトランジスタT1のスレツシ
ヨルド電圧VTは上昇する。次に消去操作に於い
ては、メモリトランジスタT1のソース印加電圧
VS＝25Vにより、ソースＮ型領域とＰ型基体間の
ゲート・コントロール・ダイオードにアバランシ
エブレークダウンが起り、発生した高エネルギー
の正孔が浮遊ゲート電極に注入され、メモリトラ
ンジスタT1のスレツシヨルド電圧は低下する。
第３図Ｃは第３図Ｂに示した電圧条件で、書込・
消去時間をそれぞれTW＝1ms，TE＝10msに設定
した時の１つの典型的な特性図を示している。こ
の図ではMOSトランジスタT2の特性でスレツ
シヨルド電圧は1Vである。又，はそれぞれ
スタツクド・ゲートMOS型メモリトランジスタ
の書込後、消去後の特性でスレツシヨルド電圧は
それぞれ＋10V，−5Vである。従つて装置全体と
してのスレツシヨルド電圧は書込後はスタツク
ド・ゲートMOS型メモリトランジスタT1で決定
されていて＋10V、消去後はMOSトランジスタ
T2で決定されていて＋1Vとなる。この装置の記
憶保持書込／消去の繰り返し動作等の信頼性、安
定性面での諸特性も非常に秀れている。
実施例に於ける平面模型図、第２図は第１図のＡ
―A′部に於ける装置の断面模型図である。これ
らの図に於いて装置の同一部分には同一記号を付
して示してある。第１，２図で、１は比抵抗約10
Ω―cmのＰ型単結晶Si半導体基体、２は面指数
（100）を有する１の主表面、３はSi基体の熱酸化
法によつて形成した厚さ約300Åの第１ゲート
SiO2膜、４はリンが添加された厚さ約0.3μの多結
晶Siよりなる浮遊ゲート電極、５は４の熱酸化法
によつて形成した厚さ約1000Åの第２ゲート
SiO2膜、６はリンを添加した厚さ約0.5μの多結晶
Siよりなる制御ゲート電極、７，８は２の近傍の
１内にリンを拡散して形成したＮ型のソース領
域、ドレイン領域である。これらはいわゆるスタ
ツクド・ゲートMOS型メモリトランジスタを構
成するが、ここで浮遊ゲート電極４は、制御ゲー
ト電極６をマスクにして多結晶Siをエツチングす
ることにより、平面形状が一部自己整合的に決定
されていると共に、ソース領域７、ドレイン領域
８は４，５の両ゲート電極のいづれに対しても自
己整合的にリンを拡散することにより形成されて
いる。この発明の装置では、上記のスタツクド・
ゲートMOS型メモリトランジスタに直列にMOS
トランジスタが形成されており、９はSi基体１の
熱酸化法によつて成長した厚さ約1000Åのゲート
SiO2膜、１０はリンを添加した厚さ約0.5μの多結
晶Siよりなるゲート電極、１１はリンを主表面２
近傍のSi基体１内にリンを拡散して形成したドレ
イン領域である。このMOSトランジスタに於い
て、ソース領域はスタツクド・ゲートMOS型メ
モリトランジスタのドレイン領域８と共通になつ
ており、ソース領域８、ドレイン領域１１はゲー
ト電極１０に対して自己整合的にリンを拡散する
ことにより形成されていると共に、第１図から明
らかな様に、ゲート電極１０はスタツクド・ゲー
トMOS型メモリトランジスタの制御ゲート電極
６に共通接続されている。装置全体としてのソー
ス引き出しＡ１電極１２はコンタクト孔１３を通
じてソース領域７に、又ドレイン引き出しＡ１電
極１４はコンタクト孔１５を通じてドレイン領域
１１に接続されており、さらにスタツクド・ゲー
トMOS型メモリトランジスタの制御ゲート電極
６とMOSトランジスタのゲート電極１０に対す
る共通ゲート引き出しＡ１電極１６がコンタクト
孔１７を通じて両ゲート電極に接続されている。
第３図Ａは本発明の不揮発性半導体記憶装置の記
号図で、T1はスタツクド・ゲートMOS型メモリ
トランジスタ部、T2はMOSトランジスタ部を示
し、又基体、ソース、ゲート、ドレインの各端子
への印加電圧をそれぞれ記号VB，VS，VG，VDで
示してある。第３図Ｂに書込操作および消去操作
に於ける上記端子電圧の典型的な１つの例が示し
てある。書込操作に於いては、ゲート電極VG＝
25Vによつて、T1，T2は共に導通状態に在り、
T1とT2のコンダクタンス比によつてV1＝25Vの
分割電圧がメモリトランジスタT1のドレインに
印加され、この時T1に流れるチヤンネル電流に
よつて電子が浮遊ゲート電極に注入される、いわ
ゆるチヤンネル注入書込が起る。このチヤンネル
注入により、メモリトランジスタT1のスレツシ
ヨルド電圧VTは上昇する。次に消去操作に於い
ては、メモリトランジスタT1のソース印加電圧
VS＝25Vにより、ソースＮ型領域とＰ型基体間の
ゲート・コントロール・ダイオードにアバランシ
エブレークダウンが起り、発生した高エネルギー
の正孔が浮遊ゲート電極に注入され、メモリトラ
ンジスタT1のスレツシヨルド電圧は低下する。
第３図Ｃは第３図Ｂに示した電圧条件で、書込・
消去時間をそれぞれTW＝1ms，TE＝10msに設定
した時の１つの典型的な特性図を示している。こ
の図ではMOSトランジスタT2の特性でスレツ
シヨルド電圧は1Vである。又，はそれぞれ
スタツクド・ゲートMOS型メモリトランジスタ
の書込後、消去後の特性でスレツシヨルド電圧は
それぞれ＋10V，−5Vである。従つて装置全体と
してのスレツシヨルド電圧は書込後はスタツク
ド・ゲートMOS型メモリトランジスタT1で決定
されていて＋10V、消去後はMOSトランジスタ
T2で決定されていて＋1Vとなる。この装置の記
憶保持書込／消去の繰り返し動作等の信頼性、安
定性面での諸特性も非常に秀れている。
上述の実施例は単に例示のためのものであり、
本発明がこれに限定されるものでないことは上述
の説明からも明らかである。即ち装置各部の材質
や製法を変えることもできるし、導電型や導電型
不純物の選択も自由である。又装置各部の寸法の
変更もある範囲内では可能である。要するにこの
明細書および付属の請求範囲に記載されている如
き本発明の精神と範囲を逸脱することなく当業者
は種々の改変をなすことができる。
本発明がこれに限定されるものでないことは上述
の説明からも明らかである。即ち装置各部の材質
や製法を変えることもできるし、導電型や導電型
不純物の選択も自由である。又装置各部の寸法の
変更もある範囲内では可能である。要するにこの
明細書および付属の請求範囲に記載されている如
き本発明の精神と範囲を逸脱することなく当業者
は種々の改変をなすことができる。
第１図は本発明の不揮発性半導体記憶装置の平
面模型図、第２図は第１図のＡ―A′断面に於け
る断面模型図である。第３図Ａは本発明装置の等
価回路図、第３図Ｂは書込・消去に於ける典型的
な端子電圧条件を示す図、第３図Ｃは典型的な特
性図である。 尚、第１図、第２図において、１……Si単結晶
半導体基体、２……１の主表面、３……薄い第１
ゲートSiO2膜、４……多結晶Si浮遊ゲート電極、
５……第２ゲートSiO2膜、６……多結晶Si制御
ゲート電極、７，８，１１……ソース，ドレイン
領域、９……ゲートSiO2膜、１０……多結晶Si
ゲート電極、１２，１４，１６……ソース、ドレ
イン、ゲートA1引き出し電極、１３，１５，１
７……ソース、ドレイン、ゲートコンタクト孔で
ある。
面模型図、第２図は第１図のＡ―A′断面に於け
る断面模型図である。第３図Ａは本発明装置の等
価回路図、第３図Ｂは書込・消去に於ける典型的
な端子電圧条件を示す図、第３図Ｃは典型的な特
性図である。 尚、第１図、第２図において、１……Si単結晶
半導体基体、２……１の主表面、３……薄い第１
ゲートSiO2膜、４……多結晶Si浮遊ゲート電極、
５……第２ゲートSiO2膜、６……多結晶Si制御
ゲート電極、７，８，１１……ソース，ドレイン
領域、９……ゲートSiO2膜、１０……多結晶Si
ゲート電極、１２，１４，１６……ソース、ドレ
イン、ゲートA1引き出し電極、１３，１５，１
７……ソース、ドレイン、ゲートコンタクト孔で
ある。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基体の主表面近傍に互に間
隔を置いて設けられた１対の逆導電型を有するソ
ース、ドレイン領域と、該両領域間の基体主表面
上に設けられた第１のゲート絶縁膜と、この上に
設けられた金属又は半導体層からなる浮遊ゲート
電極と、該浮遊ゲート電極上に設けられた第２の
ゲート絶縁膜と、該第２のゲート絶縁膜上に設け
られた金属又は半導体からなる制御ゲート電極と
を具備したスタツクド・ゲートMOS型メモリト
ランジスタを有し、さらに該メモリトランジスタ
に直列接続されたMOSトランジスタを有すると
共に、該MOSトランジスタのゲート電極とソー
ス領域とが前記スタツクド・ゲート型MOSメモ
リトランジスタの制御ゲート電極とドレイン領域
とにそれぞれ共通接続されてなる不揮発性半導体
記憶装置であつて、前記ゲート電極及び前記
MOSトランジスタのドレイン電極に高電圧を印
加して書込み、前記ゲート電極に低電圧を印加す
ると共に前記スタツクド・ゲート型MOSメモリ
トランジスタのソース電極に高電圧を印加して消
去し、該記憶装置のスレツシヨルド電圧が書込状
態に於いては前記スタツクド・ゲートMOS型メ
モリトランジスタにより、又消去状態に於いては
前記MOSトランジスタにより決定されているこ
とを特徴とする不揮発性半導体記憶装置。 ２ 前記スタツクド・ゲートMOS型メモリトラ
ンジスタの第１ゲート絶縁膜が、前記MOSトラ
ンジスタのゲート絶縁膜よりも薄いことを特徴と
する特許請求の範囲第１項記載の不揮発性半導体
記憶装置。 ３ 前記スタツクド・ゲートMOS型メモリトラ
ンジスタの浮遊ゲート電極と制御ゲート電極とが
少なくとも１部分平面的に同一配置形状を有する
ことを特徴とする特許請求の範囲第１項もしくは
第２項記載の不揮発性半導体記憶装置。 ４ 前記スタツクド・ゲートMOS型メモリトラ
ンジスタの浮遊ゲート電極と制御ゲート電極およ
び前記MOSトランジスタのゲート電極のいずれ
もが多結晶シリコンよりなることを特徴とする特
許請求の範囲第１項、第２項もしくは第３項記載
の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200179A JPS55153375A (en) | 1979-05-18 | 1979-05-18 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200179A JPS55153375A (en) | 1979-05-18 | 1979-05-18 | Non-volatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153375A JPS55153375A (en) | 1980-11-29 |
| JPS6344307B2 true JPS6344307B2 (ja) | 1988-09-05 |
Family
ID=13187473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6200179A Granted JPS55153375A (en) | 1979-05-18 | 1979-05-18 | Non-volatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55153375A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3482847D1 (de) * | 1983-04-18 | 1990-09-06 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit einem schwebenden gate. |
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5747515B2 (ja) * | 1974-09-30 | 1982-10-09 | ||
| JPS5612956B2 (ja) * | 1975-09-01 | 1981-03-25 |
-
1979
- 1979-05-18 JP JP6200179A patent/JPS55153375A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153375A (en) | 1980-11-29 |
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