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JPS6349271B2 - - Google Patents
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JPS6349271B2 - - Google Patents

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Publication number
JPS6349271B2
JPS6349271B2 JP55185609A JP18560980A JPS6349271B2 JP S6349271 B2 JPS6349271 B2 JP S6349271B2 JP 55185609 A JP55185609 A JP 55185609A JP 18560980 A JP18560980 A JP 18560980A JP S6349271 B2 JPS6349271 B2 JP S6349271B2
Authority
JP
Japan
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circuit
gate circuit
operational amplifier
output
switch
Prior art date
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Application number
JP55185609A
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English (en)
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JPS57109089A (en
Inventor
Toshihiko Ryu
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Priority to US06/333,503 priority patent/US4453256A/en
Priority to EP81306112A priority patent/EP0055922B1/en
Publication of JPS57109089A publication Critical patent/JPS57109089A/ja
Publication of JPS6349271B2 publication Critical patent/JPS6349271B2/ja
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/01—Equalisers
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals using capacitive elements
    • G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
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  • Filters That Use Time-Delay Elements (AREA)
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Description

【発明の詳細な説明】 本発明は、演算増幅器の初期値リセツト回路に
関する。
演算増幅器は、通常の電子回路に広く用いられ
ている。
通常の電子回路は、例えば直流差動増幅器、積
分器等を挙げることができるが、積分器として使
用する場合リセツト機能を必要とすることが多
い。
第１図、第２図は演算増幅器を用いた積分回路
例で、第１図はリセツト機能を有さないものを、
第２図は従来のリセツト回路を備えたものを示し
ている。第２図においてスイツチＳはコンデンサ
の電荷を放電させ、積分器を初期設定するために
用いられる。
従来、上記スイツチとしては、(1)電磁リレーを
用いる方式と、(2)半導体アナログスイツチ（第３
図に回路例を示す）を用いる方式が知られてい
た。しかし(1)、(2)の方式は下記のような欠点を有
していた。
(1)の方式 (イ) 電磁リレーは、寿命が短く、連続的かつ頻繁
に使用するのに適さない。
(ロ) 速応性に限界がある。
(ハ) 電磁リレーの駆動回路を必要とする。
(ニ) 切替時にスパイク雑音を生ずる。
(2)の方式 (イ) スイツチ短絡時の残留抵抗が大きい。
(ロ) 信号側と制御（駆動）側の直流的絶縁が取り
にくい。
(ハ) 駆動回路を必要とし、かつそれが複雑であ
る。
なお、第３図のスイツチは制御信号１，２の電
圧が、それぞれ正、負のとき出力に入力が現わ
れ、制御信号１，２の電圧がそれぞれ負、正のと
き入力側と出力側が開放になるように動作するも
のである。
本発明の目的は、前述の欠点を解決した演算増
幅器の初期値リセツト回路を提供することにあ
る。
前記目的を達成するために、本発明による演算
増幅器の初期値リセツト回路は、演算増幅器の出
力を反転させる集積回路のゲート回路と、前記ゲ
ート回路出力と演算増幅器の入力信号のいずれか
一方を選択する手段とを含み、前記手段の切換で
演算増幅器の入力端子に出力の負帰還をかけるこ
とにより、前記演算増幅器の状態を初期設定する
と同時に、出力電圧を前記ゲート回路の閾値電圧
に固定するように構成してある。
前記構成によれば、従来の問題はすべて解決さ
れ本発明の目的を完全に達成することができる。
以下、図面を参照して本発明をさらに詳しく説
明する。
第４図は本発明によるリセツト回路の基本ブロ
ツク図である。
演算増幅器１の出力端子に出力電圧を反転させ
るためのゲート回路として、ナンドゲート回路２
を接続してある。
さらに外部からの入力信号と、ナンドゲート回
路５の出力のいずれか一方を選択して、正入力端
子に接続する手段として図に示すようなスイツチ
７が用いられている。
スイツチ７は制御信号等で切換えることが可能
で、ａ側に倒されたときは演算増幅器１は積分回
路として動作し、ｂ側に倒されたときは出力の逆
位相電圧が正入力端子に印加され、出力を閾値電
圧に固定する。
第５図は、本発明の実施例を示す回路図であ
る。
演算増幅器１の入力信号と出力の反転電圧の切
換は制御信号１の制御のもとに４つのゲート、す
なわちアンドゲート回路３、オアゲート回路４、
入力側にインバータを持つアンドゲート回路５お
よび出力の１つにインバータを持つゲート回路６
により構成されるデジタルスイツチにより行なわ
れる。出力電圧を反転するゲート回路は、本実施
例ではアンドゲート回路５が兼用している。ゲー
ト回路６に制御信号“１”が入力されると、入力
信号がアンドゲート回路３、オアゲート回路４を
介して、正入力端子に印加され、また制御信号
“０”が入力されるとアンドゲート回路５、オア
ゲート回路４を介して、演算増幅器１の出力の逆
位相電圧が正入力端子に印加され、それぞれ基本
図で説明したと同様の動作をする。
本発明によるリセツト回路はその長所を書き出
すと次のようになる。
(イ) ゲート回路を用いてあるので信頼性が高い。
(ロ) 入力側のスイツチ部分はデジタル化が可能
で、回路規模を小さくできる。
(ハ) 速応性がある。
(ニ) 駆動回路を必要としない（これはダイオード
駆動スイツチのように多くの電力を消費しな
い）。
本発明は、以上説明したようにゲート回路を用
いて、演算増幅器の入力端子に出力の負帰還をか
ける構成であり、上記のような長所を有するから
容易にデジタル化が可能なリセツト機能付演算増
幅器回路を提供できる。
また、ゲート回路として通常の集積回路を利用
できるから、汎用性に富んだリセツト機能付演算
増幅器回路も実現できる。
【図面の簡単な説明】
第１図、第２図はそれぞれ従来の積分回路、リ
セツト機能付積分回路の例を示す図、第３図は従
来のアナログスイツチの例を示す図、第４図は本
発明による初期値リセツト回路の基本ブロツクを
示す図、第５図は本発明の実施例を示す図であ
る。 １……演算増幅器、２……ナンドゲート回路、
３……アンドゲート回路、４……オアゲート回
路、５……入力側にインバータを持つアンドゲー
ト回路、６……正、逆相を出力するゲート回路、
７……スイツチ、Ｒ……抵抗、Ｃ……コンデン
サ、Ｓ……スイツチ。

Claims (1)

    【特許請求の範囲】
  1. １ 演算増幅器の出力を反転させる集積回路のゲ
    ート回路と、前記ゲート回路出力と演算増幅器の
    入力信号のいずれか一方を選択する手段とを含
    み、前記手段の切換で演算増幅器の入力端子に出
    力の負帰還をかけることにより、前記演算増幅器
    の状態を初期設定すると同時に出力電圧を前記ゲ
    ート回路の閾値電圧に固定するように構成した演
    算増幅器の初期値リセツト回路。
JP55185609A 1980-12-26 1980-12-26 Initial value resetting circuit for operational amplifier Granted JPS57109089A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP55185609A JPS57109089A (en) 1980-12-26 1980-12-26 Initial value resetting circuit for operational amplifier
US06/333,503 US4453256A (en) 1980-12-26 1981-12-22 Adaptive equalizer system for quadrature amplitude modulation
EP81306112A EP0055922B1 (en) 1980-12-26 1981-12-23 Adaptive equalizer for quadrature amplitude modulation

Applications Claiming Priority (1)

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JP55185609A JPS57109089A (en) 1980-12-26 1980-12-26 Initial value resetting circuit for operational amplifier

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JPS57109089A JPS57109089A (en) 1982-07-07
JPS6349271B2 true JPS6349271B2 (ja) 1988-10-04

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ID=16173789

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US (1) US4453256A (ja)
EP (1) EP0055922B1 (ja)
JP (1) JPS57109089A (ja)

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Also Published As

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US4453256A (en) 1984-06-05
EP0055922B1 (en) 1984-09-26
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