JPS6215959B2 - - Google Patents
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- Publication number
- JPS6215959B2 JPS6215959B2 JP57230383A JP23038382A JPS6215959B2 JP S6215959 B2 JPS6215959 B2 JP S6215959B2 JP 57230383 A JP57230383 A JP 57230383A JP 23038382 A JP23038382 A JP 23038382A JP S6215959 B2 JPS6215959 B2 JP S6215959B2
- Authority
- JP
- Japan
- Prior art keywords
- sample
- switch
- input terminal
- hold circuit
- hold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ／Ｄ変換器の入力部分などでよく用
いられる、サンプル区間中に加えられた入力信号
に対応した値をホールド区間中保持して出力する
サンプル・ホールド回路の改良に関するものであ
る。
いられる、サンプル区間中に加えられた入力信号
に対応した値をホールド区間中保持して出力する
サンプル・ホールド回路の改良に関するものであ
る。
第１図〜第３図は従来のサンプル・ホールド回
路を示す電気回路図である。
路を示す電気回路図である。
第１図は反転型のサンプル・ホールド回路、第
２図は非反転型のサンプル・ホールド回路、第３
図は第２図の方式において入力バツフアを加えた
サンプル・ホールド回路をそれぞれ示している。
これらに共通の問題として、サンプル・ホールド
回路出力が増幅器（Ａ１１，Ａ２１，Ａ３１，Ａ
３２など）のオフセツトにより誤差を生じるとい
う点があげられる。例えば第３図において、増幅
器Ａ３１の入力信号電圧をVin、入力オフセツト
電圧をVos31とするとサンプル・ホールド回路出
力は Vout＝Vin−Vos31 で表わされ、オフセツト分の誤差が、サンプル
時およびホールド時の出力に表わされる。
２図は非反転型のサンプル・ホールド回路、第３
図は第２図の方式において入力バツフアを加えた
サンプル・ホールド回路をそれぞれ示している。
これらに共通の問題として、サンプル・ホールド
回路出力が増幅器（Ａ１１，Ａ２１，Ａ３１，Ａ
３２など）のオフセツトにより誤差を生じるとい
う点があげられる。例えば第３図において、増幅
器Ａ３１の入力信号電圧をVin、入力オフセツト
電圧をVos31とするとサンプル・ホールド回路出
力は Vout＝Vin−Vos31 で表わされ、オフセツト分の誤差が、サンプル
時およびホールド時の出力に表わされる。
上記のように増幅器のオフセツトにより誤差を
生じるような構成のサンプル・ホールド回路を用
いて充分な精度を得るためには、オフセツト電圧
およびその温度係数の小さい高価な増幅器が必要
とされるという問題点があつた。またそのような
高性能の増幅器と、スイツチ回路とを一体にして
集積化することは難しく、そのため、手軽で性能
のよいサンプル・ホールドICはこれまでなかつ
た。
生じるような構成のサンプル・ホールド回路を用
いて充分な精度を得るためには、オフセツト電圧
およびその温度係数の小さい高価な増幅器が必要
とされるという問題点があつた。またそのような
高性能の増幅器と、スイツチ回路とを一体にして
集積化することは難しく、そのため、手軽で性能
のよいサンプル・ホールドICはこれまでなかつ
た。
本発明は上記の問題点を解消しようとするもの
で、低性能の増幅器を用いても増幅器のオフセツ
トが出力誤差となつて表われない、サンプル・ホ
ールド回路を実現することを目的としている。
で、低性能の増幅器を用いても増幅器のオフセツ
トが出力誤差となつて表われない、サンプル・ホ
ールド回路を実現することを目的としている。
上記の目的を達成するために本発明の第１の要
旨とするところは、入力信号が加えられる入力端
子と、この入力端子に一端が接続する第１のスイ
ツチと、この第１のスイツチの他端がその一端に
接続するキヤパシタと、このキヤパシタの他端が
その入力端子に接続する反転増幅器と、この反転
増幅器の出力端子と前記入力端子とに接続する第
２のスイツチと、前記反転増幅器の前記出力端子
と前記キヤパシタの前記一端とに接続する第３の
スイツチとを備え、サンプル区間中は前記第１お
よび第２のスイツチを閉、前記第３のスイツチを
開とし、ホールド区間中は前記第１および第２の
スイツチを開、前記第３のスイツチを閉とするよ
うにしたサンプル・ホールド回路に存する。
旨とするところは、入力信号が加えられる入力端
子と、この入力端子に一端が接続する第１のスイ
ツチと、この第１のスイツチの他端がその一端に
接続するキヤパシタと、このキヤパシタの他端が
その入力端子に接続する反転増幅器と、この反転
増幅器の出力端子と前記入力端子とに接続する第
２のスイツチと、前記反転増幅器の前記出力端子
と前記キヤパシタの前記一端とに接続する第３の
スイツチとを備え、サンプル区間中は前記第１お
よび第２のスイツチを閉、前記第３のスイツチを
開とし、ホールド区間中は前記第１および第２の
スイツチを開、前記第３のスイツチを閉とするよ
うにしたサンプル・ホールド回路に存する。
本発明の第２の要旨とするところは、入力信号
が加えられる入力端子と、この入力端子に一端が
接続する第１のスイツチと、この第１のスイツチ
の他端がその入力端子に接続する第１のバツフア
と、この第１のバツフアの出力端子に一端が接続
するキヤパシタと、このキヤパシタの他端がその
入力端子に接続する反転増幅器と、この反転増幅
器の出力端子と前記入力端子とに接続する第２の
スイツチと、前記反転増幅器の前記出力端子に接
続する第１のサンプル・ホールド回路と、この第
１のサンプル・ホールド回路の出力端子と前記第
１のバツフアの前記入力端子とに接続する第３の
スイツチとを備え、サンプル区間中は前記第１お
よび第２のスイツチを閉、前記第３のスイツチを
開とするとともに前記第１のサンプル・ホールド
回路をホールド・モードとし、ホールド区間中は
前記第１および第２のスイツチを開、前記第３の
スイツチを閉とするとともに前記第１のサンプ
ル・ホールド回路をサンプル・モードとしたサン
プル・ホールド回路に存する。
が加えられる入力端子と、この入力端子に一端が
接続する第１のスイツチと、この第１のスイツチ
の他端がその入力端子に接続する第１のバツフア
と、この第１のバツフアの出力端子に一端が接続
するキヤパシタと、このキヤパシタの他端がその
入力端子に接続する反転増幅器と、この反転増幅
器の出力端子と前記入力端子とに接続する第２の
スイツチと、前記反転増幅器の前記出力端子に接
続する第１のサンプル・ホールド回路と、この第
１のサンプル・ホールド回路の出力端子と前記第
１のバツフアの前記入力端子とに接続する第３の
スイツチとを備え、サンプル区間中は前記第１お
よび第２のスイツチを閉、前記第３のスイツチを
開とするとともに前記第１のサンプル・ホールド
回路をホールド・モードとし、ホールド区間中は
前記第１および第２のスイツチを開、前記第３の
スイツチを閉とするとともに前記第１のサンプ
ル・ホールド回路をサンプル・モードとしたサン
プル・ホールド回路に存する。
以下図面にもとづき本発明を説明する。
第４図は本発明の一実施例を示す電気回路図で
ある。４１は入力信号電圧が加えられる入力端
子、Ｓ４１は一端がこの入力端子４１に接続する
第１のスイツチ、Ｃ４１は一端がこの第１のスイ
ツチＳ４１の他端に接続する充電用のキヤパシ
タ、Ａ４１はこのキヤパシタＣ４１の他端がその
反転入力端子に接続し、反転増幅器として用いら
れる演算増幅器、Ｓ４２はこの演算増幅器Ａ４１
の出力端子４３と前記反転入力端子とに接続する
第２のスイツチ、Ｓ４３は前記演算増幅器Ａ４１
の前記出力端子４３と前記キヤパシタＣ４１の前
記一端とに接続する第３のスイツチ、４２は前記
各スイツチＳ４１，Ｓ４２，Ｓ４３を制朗する
Ｓ／Ｈ（サンプル・ホールド）コマンド信号が加
わるＳ／Ｈコマンド端子である。
ある。４１は入力信号電圧が加えられる入力端
子、Ｓ４１は一端がこの入力端子４１に接続する
第１のスイツチ、Ｃ４１は一端がこの第１のスイ
ツチＳ４１の他端に接続する充電用のキヤパシ
タ、Ａ４１はこのキヤパシタＣ４１の他端がその
反転入力端子に接続し、反転増幅器として用いら
れる演算増幅器、Ｓ４２はこの演算増幅器Ａ４１
の出力端子４３と前記反転入力端子とに接続する
第２のスイツチ、Ｓ４３は前記演算増幅器Ａ４１
の前記出力端子４３と前記キヤパシタＣ４１の前
記一端とに接続する第３のスイツチ、４２は前記
各スイツチＳ４１，Ｓ４２，Ｓ４３を制朗する
Ｓ／Ｈ（サンプル・ホールド）コマンド信号が加
わるＳ／Ｈコマンド端子である。
サンプル時即ちスイツチＳ４１，Ｓ４２が閉、
スイツチＳ４３が開の状態で入力端子４１に入力
信号Vinが加わると、増幅器Ａ４１のオフセツト
電圧がVos41のときキヤパシタＣ４１は Vc＝Vin−Vos41 (1) なる充電電圧まで充電される。このとき増幅器
Ａ４１はその非反転入力端子がコモンに接続する
ゲイン１の非反転増幅器として働き、端子４３か
らの出力Voutは Vout＝Vos41 (2) となる。
スイツチＳ４３が開の状態で入力端子４１に入力
信号Vinが加わると、増幅器Ａ４１のオフセツト
電圧がVos41のときキヤパシタＣ４１は Vc＝Vin−Vos41 (1) なる充電電圧まで充電される。このとき増幅器
Ａ４１はその非反転入力端子がコモンに接続する
ゲイン１の非反転増幅器として働き、端子４３か
らの出力Voutは Vout＝Vos41 (2) となる。
一方ホールド時にはスイツチＳ４１，Ｓ４２が
開、スイツチＳ４３が閉となり、サンプル時はキ
ヤパシタＣ４１に充電された充電電圧vcと増幅
器Ａ４１のオフセツトVos41とを加算した電圧が
Voutとして出力端子４３から出力される。すな
わちこのときの出力電圧は Vout＝Vc＋Vos41 (3) となる。(3)式に(1)式を代入すると、 Vout＝Vin−Vos41＋Vos41＝Vin (4) となり、オフセツト分はキヤンセルされて出力
に表われない。
開、スイツチＳ４３が閉となり、サンプル時はキ
ヤパシタＣ４１に充電された充電電圧vcと増幅
器Ａ４１のオフセツトVos41とを加算した電圧が
Voutとして出力端子４３から出力される。すな
わちこのときの出力電圧は Vout＝Vc＋Vos41 (3) となる。(3)式に(1)式を代入すると、 Vout＝Vin−Vos41＋Vos41＝Vin (4) となり、オフセツト分はキヤンセルされて出力
に表われない。
第５図１〜４は第４図のサンプル・ホールド回
路の各部のタイム・チヤートを示したもので、入
力信号VinがVin１からVin２へ変化しているとき
の模様を示している。
路の各部のタイム・チヤートを示したもので、入
力信号VinがVin１からVin２へ変化しているとき
の模様を示している。
上記のような構成のサンプル・ホールド回路に
よれば、ホールド時に増幅器のオフセツトの影響
をキヤンセルした出力が得られるといる利点があ
る。また反転増幅器を使用しているにも拘らず非
反転出力を得ることができる。また反転増幅器と
して高速のものを使用することが容易なので高速
のサンプル・ホールド回路を実現できる。また低
性能の増幅器を使用してもオフセツトの影響を受
けないので、ICなどへの集積化が容易である。
よれば、ホールド時に増幅器のオフセツトの影響
をキヤンセルした出力が得られるといる利点があ
る。また反転増幅器を使用しているにも拘らず非
反転出力を得ることができる。また反転増幅器と
して高速のものを使用することが容易なので高速
のサンプル・ホールド回路を実現できる。また低
性能の増幅器を使用してもオフセツトの影響を受
けないので、ICなどへの集積化が容易である。
第６図は本発明の第２の実施例で、第１の実施
例（第４図）における増幅器Ａ４１の代わりに
CMOS論理素子のインバータＡ６１を用いたもの
である。第４図と同一の部分には一符号を付して
説明を省略する。この場合にはインバータＡ６１
のしきい電圧がオフセツトとして働くがこれも前
記と同様にキヤンセルされるのでホールド時の出
力電圧Voutには影響しない。その特長も第１の
実施例と同様である。
例（第４図）における増幅器Ａ４１の代わりに
CMOS論理素子のインバータＡ６１を用いたもの
である。第４図と同一の部分には一符号を付して
説明を省略する。この場合にはインバータＡ６１
のしきい電圧がオフセツトとして働くがこれも前
記と同様にキヤンセルされるのでホールド時の出
力電圧Voutには影響しない。その特長も第１の
実施例と同様である。
第７図は第６図の実施例の変形例を示した電気
回路図でインバータＡ６１の出力を抵抗Ｒ７１と
Ｒ７２により分圧して帰還することにより、 Ｇ＝Ｒ７１＋Ｒ７２／Ｒ７２ のゲインを得るようにしたものである（図にお
いてＳ／Ｈコマンド信号回路は省略）。
回路図でインバータＡ６１の出力を抵抗Ｒ７１と
Ｒ７２により分圧して帰還することにより、 Ｇ＝Ｒ７１＋Ｒ７２／Ｒ７２ のゲインを得るようにしたものである（図にお
いてＳ／Ｈコマンド信号回路は省略）。
第８図は本発明の第３の実施例を示す電気回路
図で第６図の回路において入力側にバツフアを設
け、出力側に第１のサンプル・ホールド回路をも
うけたものである。第６図と同一の部分について
は同一符号を付して説明を省略する。
図で第６図の回路において入力側にバツフアを設
け、出力側に第１のサンプル・ホールド回路をも
うけたものである。第６図と同一の部分について
は同一符号を付して説明を省略する。
Ａ８１は第１のスイツチＳ４１にその入力が接
続し、出力がキヤパシタＣ４１に接続する第１の
バツフア、SH１はインバータ６１の出力端子に
その入力端子が接続する第１のサンプル・ホール
ド回路、Ｓ８２はこの第１のサンプル・ホールド
回路SH１の出力端子が接続する第３のスイツチ
である。前記サンプル・ホールド回路SH１にお
いて、Ｓ８１はインバータＡ６１の出力端子にそ
の一端が接続するスイツチ、Ｃ８１はその一端が
前記スイツチＳ８１の他端に接続しその他端がコ
モンに接続する保持用のキヤパシタ、Ａ８２はそ
の入力端子が前記スイツチＳ８１の他端に接続す
る第２のバツフアでその出力がVoutとして出力
されるとともにスイツチＳ８２に接続する。
続し、出力がキヤパシタＣ４１に接続する第１の
バツフア、SH１はインバータ６１の出力端子に
その入力端子が接続する第１のサンプル・ホール
ド回路、Ｓ８２はこの第１のサンプル・ホールド
回路SH１の出力端子が接続する第３のスイツチ
である。前記サンプル・ホールド回路SH１にお
いて、Ｓ８１はインバータＡ６１の出力端子にそ
の一端が接続するスイツチ、Ｃ８１はその一端が
前記スイツチＳ８１の他端に接続しその他端がコ
モンに接続する保持用のキヤパシタ、Ａ８２はそ
の入力端子が前記スイツチＳ８１の他端に接続す
る第２のバツフアでその出力がVoutとして出力
されるとともにスイツチＳ８２に接続する。
サンプル時にはスイツチＳ４１，Ｓ４２が閉
じ、スイツチＳ８１，Ｓ８２が開く。入力信号
VinはバツフアＡ８１を介してキヤパシタＣ４１
を充電する。サンプル・ホールド回路SH１はホ
ールド・モードとなりキヤパシタＣ８１には前回
のホールド時に充電された充電電圧が保持されて
いるので、これがバツフアＡ８２を介してVout
として出力される。なおバツフアＡ８１およびＡ
８２はソース・フオロワなどの簡単なものでよ
い。
じ、スイツチＳ８１，Ｓ８２が開く。入力信号
VinはバツフアＡ８１を介してキヤパシタＣ４１
を充電する。サンプル・ホールド回路SH１はホ
ールド・モードとなりキヤパシタＣ８１には前回
のホールド時に充電された充電電圧が保持されて
いるので、これがバツフアＡ８２を介してVout
として出力される。なおバツフアＡ８１およびＡ
８２はソース・フオロワなどの簡単なものでよ
い。
ホールド時にはスイツチＳ４１，Ｓ４２が開
き、スイツチＳ８１，Ｓ８２が閉じるので、前回
のサンプル時にキヤパシタＣ４１に充電された電
圧にもとづいてVoutが出力され、同時にサンプ
ル・モードのサンプル・ホールド回路SH１にお
いて保持用のキヤパシタＣ８１も充電される。
き、スイツチＳ８１，Ｓ８２が閉じるので、前回
のサンプル時にキヤパシタＣ４１に充電された電
圧にもとづいてVoutが出力され、同時にサンプ
ル・モードのサンプル・ホールド回路SH１にお
いて保持用のキヤパシタＣ８１も充電される。
第５図５は第８図のサンプル・ホールド回路出
力のタイム・チヤートを示したもので、サンプ
ル・ホールド回路SH１の働きにより、出力Vout
がサンプル区間からホールド区間への移り変わり
の際にリツプルを生じず、常にオフセツト誤差の
ない出力を得ることができる。また入力バツフア
Ａ８１の存在により、入力信号源インピーダンス
により出力Voutの整定時間が変化するようなこ
ともなくなる。その他の特長については第６図の
実施例と同様である。
力のタイム・チヤートを示したもので、サンプ
ル・ホールド回路SH１の働きにより、出力Vout
がサンプル区間からホールド区間への移り変わり
の際にリツプルを生じず、常にオフセツト誤差の
ない出力を得ることができる。また入力バツフア
Ａ８１の存在により、入力信号源インピーダンス
により出力Voutの整定時間が変化するようなこ
ともなくなる。その他の特長については第６図の
実施例と同様である。
なお第８図の実施例において、必要に応じて入
力バツフアＡ８１またはサンプル・ホールド回路
SH１のどちらか一方のみを用いてもよい。
力バツフアＡ８１またはサンプル・ホールド回路
SH１のどちらか一方のみを用いてもよい。
以上述べたように本発明によれば、低性能の増
幅器を用いても増幅器のオフセツトが出力誤差と
なつて表われないサンプル・ホールド回路を簡単
な構成で実現できる。また反転型なので高速動作
が可能、集積化が容易などの優れた利点を備えて
いる。
幅器を用いても増幅器のオフセツトが出力誤差と
なつて表われないサンプル・ホールド回路を簡単
な構成で実現できる。また反転型なので高速動作
が可能、集積化が容易などの優れた利点を備えて
いる。
第１図〜第３図は従来のサンプル・ホールド回
路を示す電気回路図、第４図は本発明の第一の実
施例を示す電気回路図、第５図１〜４は第４図の
回路の動作を説明するためのタイム・チヤート、
第５図５は第８図の回路の動作を説明するための
タイム・チヤート、第６図は本発明の第二の実施
例を示す電気回路図、第７図は第６図の回路の変
形例を示す電気回路図、第８図は本発明の第三の
実施例を示す電気回路図である。 ４１……入力端子、Vin……入力信号、Ｓ４
１，Ｓ４２，Ｓ４３，Ｓ８２……スイツチ、Ｃ４
１……キヤパシタ、Ａ４１，Ａ６１……反転増幅
器、SH１……サンプル・ホールド回路、Ａ８１
……バツフア。
路を示す電気回路図、第４図は本発明の第一の実
施例を示す電気回路図、第５図１〜４は第４図の
回路の動作を説明するためのタイム・チヤート、
第５図５は第８図の回路の動作を説明するための
タイム・チヤート、第６図は本発明の第二の実施
例を示す電気回路図、第７図は第６図の回路の変
形例を示す電気回路図、第８図は本発明の第三の
実施例を示す電気回路図である。 ４１……入力端子、Vin……入力信号、Ｓ４
１，Ｓ４２，Ｓ４３，Ｓ８２……スイツチ、Ｃ４
１……キヤパシタ、Ａ４１，Ａ６１……反転増幅
器、SH１……サンプル・ホールド回路、Ａ８１
……バツフア。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が加えられる入力端子と、この入力
端子に一端が接続する第１のスイツチと、この第
１のスイツチの他端がその一端に接続するキヤパ
シタと、このキヤパシタの他端がその入力端子に
接続する反転増幅器と、この反転増幅器の出力端
子と前記入力端子とに接続する第２のスイツチ
と、前記反転増幅器の前記出力端子と前記キヤパ
シタの前記一端とに接続する第３のスイツチとを
備え、サンプル区間中は前記第１および第２のス
イツチを閉、前記第３のスイツチを開とし、ホー
ルド区間中は前記第１および第２のスイツチを
開、前記第３のスイツチを閉とするようにしたサ
ンプル・ホールド回路。 ２ 反転増幅器としてインバータを用いた特許請
求の範囲第１項記載のサンプル・ホールド回路。 ３ 入力信号が加えられる入力端子と、この入力
端子に一端が接続する第１のスイツチと、この第
１のスイツチの他端がその入力端子に接続する第
１のバツフアと、この第１のバツフアの出力端子
に一端が接続するキヤパシタと、このキヤパシタ
の他端がその入力端子に接続する反転増幅器と、
この反転増幅器の出力端子と前記入力端子とに接
続する第２のスイツチと、前記反転増幅器の前記
出力端子に接続する第１のサンプル・ホールド回
路と、この第１のサンプル・ホールド回路の出力
端子と、前記第１のバツフアの前記入力端子とに
接続する第３のスイツチとを備え、サンプル区間
中は前記第１および第２のスイツチを閉、前記第
３のスイツチを開とするとともに前記第１のサン
プル・ホールド回路をホールド・モードとし、ホ
ールド区間中は前記第１および第２のスイツチを
開、前記第３のスイツチを閉とするとともに前記
第１のサンプル・ホールド回路をサンプル・モー
ドとしたサンプル・ホールド回路。 ４ 反転増幅器としてインバータを用いた特許請
求の範囲第３項記載のサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230383A JPS59116997A (ja) | 1982-12-23 | 1982-12-23 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230383A JPS59116997A (ja) | 1982-12-23 | 1982-12-23 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116997A JPS59116997A (ja) | 1984-07-06 |
| JPS6215959B2 true JPS6215959B2 (ja) | 1987-04-09 |
Family
ID=16907004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230383A Granted JPS59116997A (ja) | 1982-12-23 | 1982-12-23 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116997A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4587443A (en) * | 1984-08-27 | 1986-05-06 | Signetics Corporation | Auto-zero sample and hold circuit |
| JPH07114080B2 (ja) * | 1986-03-31 | 1995-12-06 | ソニー株式会社 | サンプルホ−ルド回路 |
| US5281867A (en) * | 1993-02-23 | 1994-01-25 | Motorola, Inc. | Multiple channel sampling circuit having minimized crosstalk interference |
| US5359294A (en) * | 1993-10-05 | 1994-10-25 | Motorola, Inc. | Charge-balanced switched-capacitor circuit and amplifier circuit using same |
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-
1982
- 1982-12-23 JP JP57230383A patent/JPS59116997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116997A (ja) | 1984-07-06 |
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