JPS6349417B2 - - Google Patents
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- Publication number
- JPS6349417B2 JPS6349417B2 JP57234147A JP23414782A JPS6349417B2 JP S6349417 B2 JPS6349417 B2 JP S6349417B2 JP 57234147 A JP57234147 A JP 57234147A JP 23414782 A JP23414782 A JP 23414782A JP S6349417 B2 JPS6349417 B2 JP S6349417B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- serial
- register
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Computer And Data Communications (AREA)
- Dc Digital Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
情報処理装置において、例えばホストコンピユ
ータと入出力装置との間のデータの送受信を行な
う場合、パラレルの形の情報を、１ワードごとに
シリアルの形に変換して送受信することが行なわ
れている。受信側では、受信したシリアル情報を
パラレルに変換して処理する。本発明は、このよ
うにデジタル情報をシリアルに変換して送受信す
る回路の診断方式に関する。
ータと入出力装置との間のデータの送受信を行な
う場合、パラレルの形の情報を、１ワードごとに
シリアルの形に変換して送受信することが行なわ
れている。受信側では、受信したシリアル情報を
パラレルに変換して処理する。本発明は、このよ
うにデジタル情報をシリアルに変換して送受信す
る回路の診断方式に関する。
(b) 技術の背景
第１図に示すようにホストコンピユータ１に
は、ワークステーシヨン・チヤネル２を介して複
数の入出力装置３ａ，３ｂ，３ｃ………が接続さ
れている。そしてワークステーシヨン・チヤネル
２と入出力装置３ａに示されているように、それ
ぞれ送信のためのドライバDVとレシーバRVを
備えており、そしてドライバDVから相手側のレ
シーバRVへの情報送信は、同軸ケーブル４で行
なわれる。このとき、パラレルの形のデータをシ
リアルの形に変換して送信する。したがつて受信
側では、受信したデータをパラレルに変換しなけ
ればならない。
は、ワークステーシヨン・チヤネル２を介して複
数の入出力装置３ａ，３ｂ，３ｃ………が接続さ
れている。そしてワークステーシヨン・チヤネル
２と入出力装置３ａに示されているように、それ
ぞれ送信のためのドライバDVとレシーバRVを
備えており、そしてドライバDVから相手側のレ
シーバRVへの情報送信は、同軸ケーブル４で行
なわれる。このとき、パラレルの形のデータをシ
リアルの形に変換して送信する。したがつて受信
側では、受信したデータをパラレルに変換しなけ
ればならない。
第２図は、このようにパラレルのデータをシリ
アルに、シリアルのデータをパラレルに変換して
送受信する回路の従来例を示すブロツク図であ
る。送信するデータは、ライトデータバス５から
パラレルの形でシリアル／パラレル、パラレル／
シリアル変換用のレジスタ６に入力され、サンプ
リング回路７にシフトして出力される。そしてサ
ンプリング回路７でシリアル・インターフエイス
部の転送方式に従つてパルス幅などをデータ変換
してから、ドライバDVを介して、シリアル・イ
ンターフエイス部に出力される。またシリアル・
インターフエイス部から入力したシリアルの受信
データは、レシーバRVを介してサンプリング回
路７に入力し、データ変換した後、前記の変換レ
ジスタ６にシリアルに入力し、パラレルに変換し
て、リードデータバス８に出力される。
アルに、シリアルのデータをパラレルに変換して
送受信する回路の従来例を示すブロツク図であ
る。送信するデータは、ライトデータバス５から
パラレルの形でシリアル／パラレル、パラレル／
シリアル変換用のレジスタ６に入力され、サンプ
リング回路７にシフトして出力される。そしてサ
ンプリング回路７でシリアル・インターフエイス
部の転送方式に従つてパルス幅などをデータ変換
してから、ドライバDVを介して、シリアル・イ
ンターフエイス部に出力される。またシリアル・
インターフエイス部から入力したシリアルの受信
データは、レシーバRVを介してサンプリング回
路７に入力し、データ変換した後、前記の変換レ
ジスタ６にシリアルに入力し、パラレルに変換し
て、リードデータバス８に出力される。
(c) 従来技術とその問題点
このようにシリアル／パラレル、パラレル／シ
リアルに変換して送受信を行なう場合、電源投入
時に、各回路が正確に動作するか診断を行なつて
から、データの送受信が開始される。
リアルに変換して送受信を行なう場合、電源投入
時に、各回路が正確に動作するか診断を行なつて
から、データの送受信が開始される。
従来はこのような診断を行なうのに、各種のビ
ツトパターンをもつた診断用のデータA1，A2…
……をメモリ９に記横させておき、それぞれのデ
ータA1，A2………を順次、Ｘレジスタ１０およ
び演算回路１１を介して、シリアル／パラレル、
パラレル／シリアル変換用のレジスタ６にセツト
する。そしてシリアルに変換して、送信回路をオ
フにした状態で、変換レジスタ６→サンプリング
回路７→ドライバDV→レシーバRV→サンプリ
ング回路７→変換レジスタ６のように、出力デー
タを折り返して、再度変換レジスタ６に入力す
る。このようにシリアルに出力したデータを変換
レジスタ６でパラレルに変換し、リードデータバ
ス８を介してＹレジスタ１２に入力する。そして
演算回路１１で、先にＸレジスタ１０から入力し
たデータと比較・照合して、ビツトパターンが一
致しているかどうかをチエツクする。このような
診断を、各診断用データA1，A2………について
行なう。
ツトパターンをもつた診断用のデータA1，A2…
……をメモリ９に記横させておき、それぞれのデ
ータA1，A2………を順次、Ｘレジスタ１０およ
び演算回路１１を介して、シリアル／パラレル、
パラレル／シリアル変換用のレジスタ６にセツト
する。そしてシリアルに変換して、送信回路をオ
フにした状態で、変換レジスタ６→サンプリング
回路７→ドライバDV→レシーバRV→サンプリ
ング回路７→変換レジスタ６のように、出力デー
タを折り返して、再度変換レジスタ６に入力す
る。このようにシリアルに出力したデータを変換
レジスタ６でパラレルに変換し、リードデータバ
ス８を介してＹレジスタ１２に入力する。そして
演算回路１１で、先にＸレジスタ１０から入力し
たデータと比較・照合して、ビツトパターンが一
致しているかどうかをチエツクする。このような
診断を、各診断用データA1，A2………について
行なう。
ところがこのような方式では、変換レジスタ６
にセツトしたデータが、例えば１ワード
“10111000P”（Ｐはチエツクビツト）であつたと
すると、該変換レジスタ６の誤動作でシフトが行
なわれず、該データが変換レジスタ６内に残つた
ままとなつた場合は、リードデータバス８に出力
した場合も、データの内容は“10111000P”とな
る。総ての回路が正確に動作した場合は、折り返
して来たデータを変換レジスタ６でパラレルに変
換してリードデータバス８に出力されたデータの
内容も“10111000P”となることはいうまでもな
い。結局送受信回路が正確に動作した場合の出力
データの内容も、変換レジスタ６からのシフトが
行なわれないで、セツトされたまま残つたデータ
の読み出し内容も等しくなり、変換レジスタ６自
身の診断は行なえないことになる。
にセツトしたデータが、例えば１ワード
“10111000P”（Ｐはチエツクビツト）であつたと
すると、該変換レジスタ６の誤動作でシフトが行
なわれず、該データが変換レジスタ６内に残つた
ままとなつた場合は、リードデータバス８に出力
した場合も、データの内容は“10111000P”とな
る。総ての回路が正確に動作した場合は、折り返
して来たデータを変換レジスタ６でパラレルに変
換してリードデータバス８に出力されたデータの
内容も“10111000P”となることはいうまでもな
い。結局送受信回路が正確に動作した場合の出力
データの内容も、変換レジスタ６からのシフトが
行なわれないで、セツトされたまま残つたデータ
の読み出し内容も等しくなり、変換レジスタ６自
身の診断は行なえないことになる。
(d) 発明の目的
本発明は、従来の送受信回路の診断方式におけ
るこのような問題を解消し、変換レジスタの誤動
作も確実に診断できるようにすることを目的とす
る。
るこのような問題を解消し、変換レジスタの誤動
作も確実に診断できるようにすることを目的とす
る。
(e) 発明の構成
この目的を達成するために本発明は、シリア
ル／パラレル、パラレル／シリアル変換用のレジ
スタを用いて、パラレルに入力したデジタル情報
をシリアルに変換し、シリアルの形で送受信する
回路の診断を行なう場合に、 シリアル／パラレル、パラレル／シリアル変換
用のデジタルのビツト長を、データ長＋αビツト
と設定し、シリアル／パラレル、パラレル／シリ
アル変換レジスタのパラレル入力と、シリアル／
パラレル、パラレル／シリアル変換レジスタから
出力した診断データを繰り返しで再入力するシリ
アル入力のビツト位置を異にする方式を採つてい
る。
ル／パラレル、パラレル／シリアル変換用のレジ
スタを用いて、パラレルに入力したデジタル情報
をシリアルに変換し、シリアルの形で送受信する
回路の診断を行なう場合に、 シリアル／パラレル、パラレル／シリアル変換
用のデジタルのビツト長を、データ長＋αビツト
と設定し、シリアル／パラレル、パラレル／シリ
アル変換レジスタのパラレル入力と、シリアル／
パラレル、パラレル／シリアル変換レジスタから
出力した診断データを繰り返しで再入力するシリ
アル入力のビツト位置を異にする方式を採つてい
る。
(f) 発明の実施例
次に本発明によ送受信回路の診断方式が実際上
どのように具体化されるかを実施例で説明する。
第３図は本発明の方式の実施例を示すブロツク図
であり、第２図の構成と同一部分には、同一符号
が付されている。本発明の場合も、診断用のデー
タA1，A2………を順次変換レジスタ６にセツト
し、ループ状に折り返して再度変換レジスタ６に
シリアルに入力し、それをパラレルに読み出し
て、先に入力したデータと比較する点は同じであ
る。本発明では、最初にセツトされたデータと折
り返されたデータとのビツト位置が異なるように
している。そのために、変換レジスタ６のビツト
長を、診断用のデータのデータ長＋αビツトと
し、診断用データのデータ長より、α分（図示例
では２ビツト）だけ長くする。そしてライトデー
タバス５からのデータセツトは、先頭から所定ビ
ツト（図示例ではパリテイチエツクビツトＰも含
めて９ビツト）の領域に行なう。レシーバRVか
ら折り返してシリアルにセツトする場合は、先頭
の２ビツト分はデータセツトしないで、残りの９
ビツトの領域にセツトする。つまりライトデータ
バス５からのパラレル入力時と、折り返しデータ
をシリアル入力するときに、２ビツト分だけビツ
ト位置をずらす。
どのように具体化されるかを実施例で説明する。
第３図は本発明の方式の実施例を示すブロツク図
であり、第２図の構成と同一部分には、同一符号
が付されている。本発明の場合も、診断用のデー
タA1，A2………を順次変換レジスタ６にセツト
し、ループ状に折り返して再度変換レジスタ６に
シリアルに入力し、それをパラレルに読み出し
て、先に入力したデータと比較する点は同じであ
る。本発明では、最初にセツトされたデータと折
り返されたデータとのビツト位置が異なるように
している。そのために、変換レジスタ６のビツト
長を、診断用のデータのデータ長＋αビツトと
し、診断用データのデータ長より、α分（図示例
では２ビツト）だけ長くする。そしてライトデー
タバス５からのデータセツトは、先頭から所定ビ
ツト（図示例ではパリテイチエツクビツトＰも含
めて９ビツト）の領域に行なう。レシーバRVか
ら折り返してシリアルにセツトする場合は、先頭
の２ビツト分はデータセツトしないで、残りの９
ビツトの領域にセツトする。つまりライトデータ
バス５からのパラレル入力時と、折り返しデータ
をシリアル入力するときに、２ビツト分だけビツ
ト位置をずらす。
このようにすれば、最初のパラレル入力したデ
ータが例えば１ワード“10111000P”であつたと
すると、変換レジスタ６の誤動作どでシフトが行
なわれず、該データが変換レジスタ６内に残つた
ままとなつた場合は、それをリードデータバス８
に出力する際のデータの内容は、前記のように先
頭の２ビツトは使用されないため、
“111000PXX”となる。XXは不定で、前の状態
が残つている。したがつて第２図の演算回路１１
で、パラレル入力データの“10111000P”と変換
レジスタ６の誤動作のために残つたデータ
“111000PXX”を比較すると、変換レジスタのビ
ツト長とデータ長との差のαビツト（図示例では
２ビツト）だけ、不一致となり、変換レジスタ６
が誤動作していることが検出できる。
ータが例えば１ワード“10111000P”であつたと
すると、変換レジスタ６の誤動作どでシフトが行
なわれず、該データが変換レジスタ６内に残つた
ままとなつた場合は、それをリードデータバス８
に出力する際のデータの内容は、前記のように先
頭の２ビツトは使用されないため、
“111000PXX”となる。XXは不定で、前の状態
が残つている。したがつて第２図の演算回路１１
で、パラレル入力データの“10111000P”と変換
レジスタ６の誤動作のために残つたデータ
“111000PXX”を比較すると、変換レジスタのビ
ツト長とデータ長との差のαビツト（図示例では
２ビツト）だけ、不一致となり、変換レジスタ６
が誤動作していることが検出できる。
総ての回路が正確に動作した場合は、折り返し
て来たデータも“10111000P”で、かつ３ビツト
目以降のビツト位置にセツトされる。ただし、読
み出しも３ビツト目以降から行なわれるので、リ
ードデータバス８に出力されるデータ内容も
“10111000P”となり、先にライトデータバス５
から入力したデータと一致することになる。
て来たデータも“10111000P”で、かつ３ビツト
目以降のビツト位置にセツトされる。ただし、読
み出しも３ビツト目以降から行なわれるので、リ
ードデータバス８に出力されるデータ内容も
“10111000P”となり、先にライトデータバス５
から入力したデータと一致することになる。
(g) 発明の効果
以上のように本発明によれば、シリアル／パラ
レル、パラレル／シリアル変換用のレジスタのビ
ツト長を、診断用データのデータ長＋αビツトと
設定し、シリアル／パラレル、パラレル／シリア
ル変換用レジスタのパラレル入力と、折り返され
たシリアル入力のビツト位置をずらす方式になつ
ている。そのため、変換レジスタ自身の誤動作
で、パラレル入力データがそのまま残つていて
も、リードデータバスに読み出す際は、αビツト
だけずれた状態で読み出されることにより、デー
タ比較を行なつた場合不一致となり、変換レジス
タの誤動作をチエツクでき、総ての回路を確実に
診断することが可能となる。
レル、パラレル／シリアル変換用のレジスタのビ
ツト長を、診断用データのデータ長＋αビツトと
設定し、シリアル／パラレル、パラレル／シリア
ル変換用レジスタのパラレル入力と、折り返され
たシリアル入力のビツト位置をずらす方式になつ
ている。そのため、変換レジスタ自身の誤動作
で、パラレル入力データがそのまま残つていて
も、リードデータバスに読み出す際は、αビツト
だけずれた状態で読み出されることにより、デー
タ比較を行なつた場合不一致となり、変換レジス
タの誤動作をチエツクでき、総ての回路を確実に
診断することが可能となる。
第１図はデータの送受信方式を示すブロツク
図、第２図は従来の送受信回路の診断方式を示す
ブロツク図、第３図は本発明による送受信回路の
診断方式の実施例を示すブロツク図である。 図において、５はライトデータバス、６はシリ
アル／パラレル、パラレル／シリアル変換用のレ
ジスタ、７はサンプリング回路、DVはドライ
バ、RVはレシーバ、８はリードデータバス、１
１は比較・照合用の演算回路をそれぞれ示す。
図、第２図は従来の送受信回路の診断方式を示す
ブロツク図、第３図は本発明による送受信回路の
診断方式の実施例を示すブロツク図である。 図において、５はライトデータバス、６はシリ
アル／パラレル、パラレル／シリアル変換用のレ
ジスタ、７はサンプリング回路、DVはドライ
バ、RVはレシーバ、８はリードデータバス、１
１は比較・照合用の演算回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ シリアル／パラレル、パラレル／シリアル変
換用のレジスタを用いて、パラレルに入力したデ
ジタル情報をシリアルに変換し、シリアルの形で
送受信する回路の診断を行なう場合に、 シリアル／パラレル、パラレル／シリアル変換
用のレジスタのビツト長を、データ長＋αビツト
と設定し、シリアル／パラレル、パラレル／シリ
アル変換レジスタのパラレル入力と、シリアル／
パラレル、パラレル／シリアル変換レジスタから
出力した診断データを折り返して再入力するシリ
アル入力のビツト位置を異にすることを特徴とす
る送受信回路の診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234147A JPS59125139A (ja) | 1982-12-31 | 1982-12-31 | 送受信回路の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234147A JPS59125139A (ja) | 1982-12-31 | 1982-12-31 | 送受信回路の診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125139A JPS59125139A (ja) | 1984-07-19 |
| JPS6349417B2 true JPS6349417B2 (ja) | 1988-10-04 |
Family
ID=16966375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234147A Granted JPS59125139A (ja) | 1982-12-31 | 1982-12-31 | 送受信回路の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125139A (ja) |
-
1982
- 1982-12-31 JP JP57234147A patent/JPS59125139A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59125139A (ja) | 1984-07-19 |
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