JPS6355100B2 - - Google Patents
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- JPS6355100B2 JPS6355100B2 JP56027473A JP2747381A JPS6355100B2 JP S6355100 B2 JPS6355100 B2 JP S6355100B2 JP 56027473 A JP56027473 A JP 56027473A JP 2747381 A JP2747381 A JP 2747381A JP S6355100 B2 JPS6355100 B2 JP S6355100B2
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- JP
- Japan
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- image
- bus
- memory
- information
- unit
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Processing Or Creating Images (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
画像情報を高速に処理するためには、一般に複
数台のプロセサで並列処理する装置が用いられ
る。この場合、対象となる画像情報は、いくつか
の領域に分割され、各プロセサがそれぞれの領域
を担当し、互いに同期通信、情報転送を行ないな
がら並列に処理を進めるが、ここで転送される情
報量は比較的大きな容量となる。本発明は、並列
処理する装置自体に関するものではなく、並列処
理を行なうプロセサ間での情報の高速転送装置に
関するものである。
数台のプロセサで並列処理する装置が用いられ
る。この場合、対象となる画像情報は、いくつか
の領域に分割され、各プロセサがそれぞれの領域
を担当し、互いに同期通信、情報転送を行ないな
がら並列に処理を進めるが、ここで転送される情
報量は比較的大きな容量となる。本発明は、並列
処理する装置自体に関するものではなく、並列処
理を行なうプロセサ間での情報の高速転送装置に
関するものである。
画像処理では、一般に第１図の構成の装置が用
いられる。テレビカメラなどの撮像装置１により
撮像された画像は、サンプルホールド回路２によ
りサンプリングされ、量子化されて画像メモリ３
に格納される。この画像メモリ３の画像情報に対
して、並列画像処理装置４が微分、平滑化、細線
化などの処理を行なつた後、その結果は画像メモ
リ５に格納される。画像メモリ５の情報は、例え
ばデジタル−アナログ変換器６を介してモニタテ
レビ７に表示される。
いられる。テレビカメラなどの撮像装置１により
撮像された画像は、サンプルホールド回路２によ
りサンプリングされ、量子化されて画像メモリ３
に格納される。この画像メモリ３の画像情報に対
して、並列画像処理装置４が微分、平滑化、細線
化などの処理を行なつた後、その結果は画像メモ
リ５に格納される。画像メモリ５の情報は、例え
ばデジタル−アナログ変換器６を介してモニタテ
レビ７に表示される。
並列画像装置４の内部における画像情報の高速
転送装置としては、従来から、大別すると、 (1) プロセサが入出力ポートなどを介して転送す
る装置と、 (2) プロセサを介さずにメモリ間でDMA転送す
る装置とが用いられる。(1)の装置は情報量が大
きい場合には、時間を要するため実用的でな
い。また(2)の装置の代表的なものに、共通バス
を介するものと、リングデータバスを介するも
のがある。共通バスを介する転送装置では、通
常各メモリーがバツフアを介して共通バスに結
合され、バスコントローラあるいはバス管理用
プロセサが共通バスの管理に当たる。そしてプ
ロセサ間の通信には優先順位が生じるため、プ
ロセサ台数が増加すると、各プロセサの待ち時
間が増大するという欠点がある。さらにプロセ
サ台数の増加に伴い、バスコントローラあるい
は、管理用プロセサの扱う情報転送要求、同期
などの管理機能情報の量が増加し、これらの情
報に対するバスコントローラの処理がかなり複
雑となる。リングデータバスを介する転送装置
では、通信手順が簡単である反面、転送できる
単位時間当たりの情報量が制限されるため、プ
ロセサの台数が増加するに伴い、待ち時間なし
でプロセサ間で転送できる情報量が減少し、画
像情報のように容量の多い情報の高速転送には
適さない。
転送装置としては、従来から、大別すると、 (1) プロセサが入出力ポートなどを介して転送す
る装置と、 (2) プロセサを介さずにメモリ間でDMA転送す
る装置とが用いられる。(1)の装置は情報量が大
きい場合には、時間を要するため実用的でな
い。また(2)の装置の代表的なものに、共通バス
を介するものと、リングデータバスを介するも
のがある。共通バスを介する転送装置では、通
常各メモリーがバツフアを介して共通バスに結
合され、バスコントローラあるいはバス管理用
プロセサが共通バスの管理に当たる。そしてプ
ロセサ間の通信には優先順位が生じるため、プ
ロセサ台数が増加すると、各プロセサの待ち時
間が増大するという欠点がある。さらにプロセ
サ台数の増加に伴い、バスコントローラあるい
は、管理用プロセサの扱う情報転送要求、同期
などの管理機能情報の量が増加し、これらの情
報に対するバスコントローラの処理がかなり複
雑となる。リングデータバスを介する転送装置
では、通信手順が簡単である反面、転送できる
単位時間当たりの情報量が制限されるため、プ
ロセサの台数が増加するに伴い、待ち時間なし
でプロセサ間で転送できる情報量が減少し、画
像情報のように容量の多い情報の高速転送には
適さない。
本発明では、画像情報の転送にあたり、管理機
能上の情報をリングデータバスを介して転送し、
画像情報を共通バスを介して転送することによ
り、上記欠点を改善することを目的とする。
能上の情報をリングデータバスを介して転送し、
画像情報を共通バスを介して転送することによ
り、上記欠点を改善することを目的とする。
本発明は、処理すべき画像情報が格納されてい
る第１画像メモリ３と、 第１画像メモリ３の画像情報を処理する並列画
像処理装置４と、この並列画像処理装置４で処理
された結果の画像情報を格納する第２画像メモリ
５との間での画像情報等の高速転送装置におい
て、 並列画像処理装置４は、 画像情報を転送し、第１および第２画像メモリ
３，５に接続される環状の共通バス１６と、 同期、転送要求などの管理機能上の情報を転送
するための環状のリングデータバス１５と、 共通バス１６とリングデータバス１５とに結合
される複数の各ユニツト１３ａ〜１３ｄとを含
み、 各ユニツト１３ａ〜１３ｄは、 共通バス１６とリングデータバス１５とに接続
される内部バス１２ａと、 内部バス１２ａの途中に介在され、共通バス１
６側とリングデータバス１５側とに切り離し可能
なバツフア１９ａと、 バツフア１９ａよりもリングデータバス１５側
で内部バス１２ａに接続されるプロセサ８ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、第１画像メモリ３のユニツト数
に等しい数に分割された各領域２９ａ〜２９ｄに
格納されている画像情報を格納するためのユニツ
ト用画像メモリ１０ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、前記各領域２９ａ〜２９ｄの中
の境界部付近の境界領域３０１〜３０８の画像情
報をストアするコミユニケーシヨンメモリ１１ａ
であつて、コミユニケーシヨンメモリ１１ａは、
各ユニツト毎に同一容量を持ち、対応する番地の
ストア内容は同一である、そのようなコミユニケ
ーシヨンメモリ１１ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、プロセサ８ａからの指令で動作
するDMAコントローラ２２ａとを有し、 各ユニツト１３ａ〜１３ｄのプロセサ８ａによ
る並列処理のために、処理結果をユニツト用画像
メモリ10aに格納し、バツフア１９ａを遮断して
プロセサ８ａはリングデータバス１５を介して管
理機能上の情報の転送を行い、DMAコントロー
ラ２２ａは、ユニツト用画像メモリ１０ａ内の領
域２９ａの中の境界領域３０１，３０２に格納さ
れている画像情報を、全ユニツト１３ａ〜１３ｄ
のコミユニケーシヨンメモリ１１ａに転送し、バ
ツフア１９ａを開いて、プロセサ８ａによるユニ
ツト用画像メモリ１０ａとコミユニケーシヨンメ
モリ１１ａとを用いて画像情報の処理を行うこと
を特徴とする画像情報等の高速転送装置である。
る第１画像メモリ３と、 第１画像メモリ３の画像情報を処理する並列画
像処理装置４と、この並列画像処理装置４で処理
された結果の画像情報を格納する第２画像メモリ
５との間での画像情報等の高速転送装置におい
て、 並列画像処理装置４は、 画像情報を転送し、第１および第２画像メモリ
３，５に接続される環状の共通バス１６と、 同期、転送要求などの管理機能上の情報を転送
するための環状のリングデータバス１５と、 共通バス１６とリングデータバス１５とに結合
される複数の各ユニツト１３ａ〜１３ｄとを含
み、 各ユニツト１３ａ〜１３ｄは、 共通バス１６とリングデータバス１５とに接続
される内部バス１２ａと、 内部バス１２ａの途中に介在され、共通バス１
６側とリングデータバス１５側とに切り離し可能
なバツフア１９ａと、 バツフア１９ａよりもリングデータバス１５側
で内部バス１２ａに接続されるプロセサ８ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、第１画像メモリ３のユニツト数
に等しい数に分割された各領域２９ａ〜２９ｄに
格納されている画像情報を格納するためのユニツ
ト用画像メモリ１０ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、前記各領域２９ａ〜２９ｄの中
の境界部付近の境界領域３０１〜３０８の画像情
報をストアするコミユニケーシヨンメモリ１１ａ
であつて、コミユニケーシヨンメモリ１１ａは、
各ユニツト毎に同一容量を持ち、対応する番地の
ストア内容は同一である、そのようなコミユニケ
ーシヨンメモリ１１ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、プロセサ８ａからの指令で動作
するDMAコントローラ２２ａとを有し、 各ユニツト１３ａ〜１３ｄのプロセサ８ａによ
る並列処理のために、処理結果をユニツト用画像
メモリ10aに格納し、バツフア１９ａを遮断して
プロセサ８ａはリングデータバス１５を介して管
理機能上の情報の転送を行い、DMAコントロー
ラ２２ａは、ユニツト用画像メモリ１０ａ内の領
域２９ａの中の境界領域３０１，３０２に格納さ
れている画像情報を、全ユニツト１３ａ〜１３ｄ
のコミユニケーシヨンメモリ１１ａに転送し、バ
ツフア１９ａを開いて、プロセサ８ａによるユニ
ツト用画像メモリ１０ａとコミユニケーシヨンメ
モリ１１ａとを用いて画像情報の処理を行うこと
を特徴とする画像情報等の高速転送装置である。
以下、図面を参照して本発明の一実施例を説明
する。第２図は、第１図に示された並列画像処理
装置４の構成を説明する図である。この装置４
は、４つのユニツト１３ａ，１３ｂ，１３ｃ，１
３ｄがリングデータバス１５および共通バス１６
により結合されており、第１図の画像メモリ３と
５はそれぞれバスバツフア１７，１８により共通
バス１６にそれぞれ結合される。ユニツト１３ａ
は、プロセサ８ａ、システムメモリ９ａ、画像メ
モリ１０ａ、コミユニケーシヨンメモリ１１ａ、
リングコントローラ１４ａ、DMAコントローラ
２２ａ、バスバツフア１９ａ，２０ａ，２１ａに
より構成される。１２ａは内部バスである。他の
ユニツト１３ｂ〜１３ｄもまた、ユニツト１３ａ
と同一の構成を有する。ユニツト１３ａ〜１３ｄ
に関連する構成要素には、添字ａ〜ｄを付して、
以下に説明を行なう。DMAは、Direct Memory
Accessの略である。
する。第２図は、第１図に示された並列画像処理
装置４の構成を説明する図である。この装置４
は、４つのユニツト１３ａ，１３ｂ，１３ｃ，１
３ｄがリングデータバス１５および共通バス１６
により結合されており、第１図の画像メモリ３と
５はそれぞれバスバツフア１７，１８により共通
バス１６にそれぞれ結合される。ユニツト１３ａ
は、プロセサ８ａ、システムメモリ９ａ、画像メ
モリ１０ａ、コミユニケーシヨンメモリ１１ａ、
リングコントローラ１４ａ、DMAコントローラ
２２ａ、バスバツフア１９ａ，２０ａ，２１ａに
より構成される。１２ａは内部バスである。他の
ユニツト１３ｂ〜１３ｄもまた、ユニツト１３ａ
と同一の構成を有する。ユニツト１３ａ〜１３ｄ
に関連する構成要素には、添字ａ〜ｄを付して、
以下に説明を行なう。DMAは、Direct Memory
Accessの略である。
以下の実施例の説明においては、ユニツト１３
ａ〜１３ｄの各構成要素に関しては、図示されて
いなくても、説明の理解の容易のために、参照符
を用いることがある。
ａ〜１３ｄの各構成要素に関しては、図示されて
いなくても、説明の理解の容易のために、参照符
を用いることがある。
第３図は、リングコントローラ１４ａの構成を
説明する図である。プロセサ８ａが送信したい情
報をリングコントローラ１４ａへの入力バツフア
（以後送信メイルボツクスと呼ぶことにする。）２
４ａに入力すると、セレクタ２３ａはリングデー
タバス１５が空き状態であるかどうか調べ、空き
状態であると、送信メイルボツクス２４ａの情報
を選択してシフトレジスタ２５ａに入力する。一
方では、リングデータバス１５の情報を判別器２
６ａが判別して、自分宛てのものを受信メイルボ
ツクス２８ａに取り込む。プロセサ８ａはリング
コントローラ１４ａの出力バツフア２８ａ（以後
受信メイルボツクスと呼ぶことにする。）のステ
ータスを調べて情報を取り込む。残余のリングコ
ントローラ１４ｂ〜１４ｄもまた、リングコント
ローラ１４ａと同一の構成を有する。
説明する図である。プロセサ８ａが送信したい情
報をリングコントローラ１４ａへの入力バツフア
（以後送信メイルボツクスと呼ぶことにする。）２
４ａに入力すると、セレクタ２３ａはリングデー
タバス１５が空き状態であるかどうか調べ、空き
状態であると、送信メイルボツクス２４ａの情報
を選択してシフトレジスタ２５ａに入力する。一
方では、リングデータバス１５の情報を判別器２
６ａが判別して、自分宛てのものを受信メイルボ
ツクス２８ａに取り込む。プロセサ８ａはリング
コントローラ１４ａの出力バツフア２８ａ（以後
受信メイルボツクスと呼ぶことにする。）のステ
ータスを調べて情報を取り込む。残余のリングコ
ントローラ１４ｂ〜１４ｄもまた、リングコント
ローラ１４ａと同一の構成を有する。
画像メモリ３は、第４図のように４つの領域２
９ａ，２９ｂ，２９ｃ，２９ｄに分割され、各ユ
ニツト１３ａ〜１３ｄ内の画像メモリ１０ａ，１
０ｂ，１０ｃ，１０ｄに分配される。たとえば画
像メモリ３の領域２９ａがユニツト１の画像メモ
リ１０ａに転送される場合、DMAコントローラ
２２ａが共通バス１６のバスコントローラとな
り、プロセサ８ａからの指令で動作する。DMA
コントローラ２２ａは市販のDMAコントローラ
用IC（集積回路）を用いると、構成が容易であ
り、プロセサ８ａはDMA転送に必要な情報をこ
れに与えるだけでよい。なおバツフア１９ａを閉
じ、バツフア２０ａ，２１ａを開くことにより、
画像メモリ１０ａがユニツト１３ａの内部バス１
２ａより切り離されるので、プロセサ８ａは転送
とは独立して処理を進めることができ、このこと
はユニツト１３ｂ〜１３ｄについても同様であ
る。
９ａ，２９ｂ，２９ｃ，２９ｄに分割され、各ユ
ニツト１３ａ〜１３ｄ内の画像メモリ１０ａ，１
０ｂ，１０ｃ，１０ｄに分配される。たとえば画
像メモリ３の領域２９ａがユニツト１の画像メモ
リ１０ａに転送される場合、DMAコントローラ
２２ａが共通バス１６のバスコントローラとな
り、プロセサ８ａからの指令で動作する。DMA
コントローラ２２ａは市販のDMAコントローラ
用IC（集積回路）を用いると、構成が容易であ
り、プロセサ８ａはDMA転送に必要な情報をこ
れに与えるだけでよい。なおバツフア１９ａを閉
じ、バツフア２０ａ，２１ａを開くことにより、
画像メモリ１０ａがユニツト１３ａの内部バス１
２ａより切り離されるので、プロセサ８ａは転送
とは独立して処理を進めることができ、このこと
はユニツト１３ｂ〜１３ｄについても同様であ
る。
一方、第５図に示す分割された領域２９ａ〜２
９ｄの中の境界部付近の領域３０１〜３０８の情
報を集め、第６図に示すコミユニケーシヨンメモ
リとする。コミユニケーシヨンメモリ１１ａの領
域３１１〜３１８には、領域３０１〜３０８のス
トア内容がそれぞれ格納される。コミユニケーシ
ヨンメモリ１１ａは残余のユニツト１３ｂ〜１３
ｄにおいて設けられている各コミユニケーシヨン
メモリ１１ｂ〜１１ｄと同じ大きさの容量を持つ
ており、対応する番地のストア内容は同一となつ
ている。すなわちこれらのユニツト１３ａ〜１３
ｄの各コミユニケーシヨンメモリ１１ａ〜１１ｄ
には、領域３０１〜３０８のストア内容が同様に
格納される。従つて、以後各ユニツト１３ａ〜１
３ｄ内で独立して画像処理を行なう時に、各ユニ
ツト１３ａ〜１３ｄが所有する画像領域２９ａ〜
２９ｄの情報以外に他のユニツト１３ａ〜１３ｄ
の所有する領域３０１〜３０８の情報が必要にな
れば、そのユニツト１３ａ〜１３ｄに備えられて
いるコミユニケーシヨンメモリの該当領域３１１
〜３１８を参照すればよい。
９ｄの中の境界部付近の領域３０１〜３０８の情
報を集め、第６図に示すコミユニケーシヨンメモ
リとする。コミユニケーシヨンメモリ１１ａの領
域３１１〜３１８には、領域３０１〜３０８のス
トア内容がそれぞれ格納される。コミユニケーシ
ヨンメモリ１１ａは残余のユニツト１３ｂ〜１３
ｄにおいて設けられている各コミユニケーシヨン
メモリ１１ｂ〜１１ｄと同じ大きさの容量を持つ
ており、対応する番地のストア内容は同一となつ
ている。すなわちこれらのユニツト１３ａ〜１３
ｄの各コミユニケーシヨンメモリ１１ａ〜１１ｄ
には、領域３０１〜３０８のストア内容が同様に
格納される。従つて、以後各ユニツト１３ａ〜１
３ｄ内で独立して画像処理を行なう時に、各ユニ
ツト１３ａ〜１３ｄが所有する画像領域２９ａ〜
２９ｄの情報以外に他のユニツト１３ａ〜１３ｄ
の所有する領域３０１〜３０８の情報が必要にな
れば、そのユニツト１３ａ〜１３ｄに備えられて
いるコミユニケーシヨンメモリの該当領域３１１
〜３１８を参照すればよい。
一つの段階の並列処理が終了すると、次の並列
処理に向けて以下の作業が行なわれる。まずユニ
ツト１３ａでは処理結果を画像メモリ１０ａに格
納し、バツフア１９ａを閉じ、バツフア２０ａ，
２１ａを開けることにより、画像メモリ１０ａと
コミユニケーシヨンメモリ１１ａとを内部バス１
２ａより切り離す。ユニツト１３ａ〜１３ｄでも
同様に上記の動作を行つた後、ユニツト１３ａ
に、リングデータバス１５を介してあらかじめ決
められた情報を送信し、上記動作の完了を通知す
る。送信の手順は第７図に示すとおりである。ユ
ニツト１３ａは第８図に示す手順で情報を受信
し、その内容を判別して、ユニツト１３ｂ〜１３
ｄの上記動作終了を確認する。その後内部バス１
２ａを介してDMAコントローラ２２ａに指令を
出し、画像メモリ１０ａ内の領域３０１，３０２
を全ユニツト１３ａ〜１３ｄ内のコミユニケーシ
ヨンメモリ内の領域３１１，３１２に転送させ
る。DMAコントローラ２２ａは転送を完了する
と、プロセサ８ａに割り込みにより転送完了を通
知し、プロセサ８ａはリングデータバス１５を介
してユニツト１３ｂのプロセサ８ｂに転送完了を
表わす情報を第７図に示す要領で送信し、ユニツ
ト１３ｂのプロセサ８ｂがこの情報を第８図に示
す要領で受信して今度は、ユニツト１３ｂにおい
て上記手順の転送が行なわれる。以下ユニツト１
３ｃ，１３ｄにおいても上記の手順で転送が行な
われ、最後にユニツト１３ｄがユニツト１３ａ〜
１３ｃに処理準備完了の通知をリングデータバス
経由で行なう。各ユニツト１３ａ〜１３ｄは、バ
スバツフア１９を開き、バスバツフア２０，２１
を閉じることにより、画像メモリ１０、コミユニ
ケーシヨンメモリ１１を内部バス１２に結合し、
処理を開始する。第９図に情報の転送経路を簡略
化して示す。
処理に向けて以下の作業が行なわれる。まずユニ
ツト１３ａでは処理結果を画像メモリ１０ａに格
納し、バツフア１９ａを閉じ、バツフア２０ａ，
２１ａを開けることにより、画像メモリ１０ａと
コミユニケーシヨンメモリ１１ａとを内部バス１
２ａより切り離す。ユニツト１３ａ〜１３ｄでも
同様に上記の動作を行つた後、ユニツト１３ａ
に、リングデータバス１５を介してあらかじめ決
められた情報を送信し、上記動作の完了を通知す
る。送信の手順は第７図に示すとおりである。ユ
ニツト１３ａは第８図に示す手順で情報を受信
し、その内容を判別して、ユニツト１３ｂ〜１３
ｄの上記動作終了を確認する。その後内部バス１
２ａを介してDMAコントローラ２２ａに指令を
出し、画像メモリ１０ａ内の領域３０１，３０２
を全ユニツト１３ａ〜１３ｄ内のコミユニケーシ
ヨンメモリ内の領域３１１，３１２に転送させ
る。DMAコントローラ２２ａは転送を完了する
と、プロセサ８ａに割り込みにより転送完了を通
知し、プロセサ８ａはリングデータバス１５を介
してユニツト１３ｂのプロセサ８ｂに転送完了を
表わす情報を第７図に示す要領で送信し、ユニツ
ト１３ｂのプロセサ８ｂがこの情報を第８図に示
す要領で受信して今度は、ユニツト１３ｂにおい
て上記手順の転送が行なわれる。以下ユニツト１
３ｃ，１３ｄにおいても上記の手順で転送が行な
われ、最後にユニツト１３ｄがユニツト１３ａ〜
１３ｃに処理準備完了の通知をリングデータバス
経由で行なう。各ユニツト１３ａ〜１３ｄは、バ
スバツフア１９を開き、バスバツフア２０，２１
を閉じることにより、画像メモリ１０、コミユニ
ケーシヨンメモリ１１を内部バス１２に結合し、
処理を開始する。第９図に情報の転送経路を簡略
化して示す。
処理がすべて完了すると、ユニツト１３ａで
は、DMAコントローラ２２ａに指令を出し、ユ
ニツト１３ａ〜１３ｄの画像メモリ１０ａ，１０
ｂ，１０ｃ，１０ｄの内容を画像メモリ５に転送
する。なお共通バス経由DMA転送方式の実現
は、GPiBアダプタ（米国テキサスインスツルメ
ンツ社製の商品名）など市販の汎用モジユールを
用いれば、容易となる。以下本方式と第１０図に
示す従来方式についての転送所要時間を述べる。
ユニツト１３ａ〜１３ｄの台数をＮ、各ユニツト
１３ａ〜１３ｄが１回当たり転送する情報量をＭ
ワード、送信回数Ｌ回、共通バス獲得に必要な手
続きの所要時間をt0、リングデータバス１５に情
報を送信するための手続きの所要時間をt1、１ワ
ード当たりの転送時間をt2とすると、第１０図の
従来方式による転送所要時間T0は、バスコント
ローラ３２が転送要求をシリアルに処理するた
め、 T0＝Ｌ（Nt0＋Mt2） …(1) となり一方、本方式による転送所要時間T1は、
上記の説明により、 T1＝Ｌ（t1＋Mt2） …(2) となる。ここでt1はt0と同程度であるから、本方
式では、転送に要する時間が従来方式による場合
より、 Ｌ（Ｎ−１）t0 時間だけ短縮される。従つてユニツト１３ａ〜１
３ｄの台数Ｎが多くなると、本方式による効果が
一層大きくなる。
は、DMAコントローラ２２ａに指令を出し、ユ
ニツト１３ａ〜１３ｄの画像メモリ１０ａ，１０
ｂ，１０ｃ，１０ｄの内容を画像メモリ５に転送
する。なお共通バス経由DMA転送方式の実現
は、GPiBアダプタ（米国テキサスインスツルメ
ンツ社製の商品名）など市販の汎用モジユールを
用いれば、容易となる。以下本方式と第１０図に
示す従来方式についての転送所要時間を述べる。
ユニツト１３ａ〜１３ｄの台数をＮ、各ユニツト
１３ａ〜１３ｄが１回当たり転送する情報量をＭ
ワード、送信回数Ｌ回、共通バス獲得に必要な手
続きの所要時間をt0、リングデータバス１５に情
報を送信するための手続きの所要時間をt1、１ワ
ード当たりの転送時間をt2とすると、第１０図の
従来方式による転送所要時間T0は、バスコント
ローラ３２が転送要求をシリアルに処理するた
め、 T0＝Ｌ（Nt0＋Mt2） …(1) となり一方、本方式による転送所要時間T1は、
上記の説明により、 T1＝Ｌ（t1＋Mt2） …(2) となる。ここでt1はt0と同程度であるから、本方
式では、転送に要する時間が従来方式による場合
より、 Ｌ（Ｎ−１）t0 時間だけ短縮される。従つてユニツト１３ａ〜１
３ｄの台数Ｎが多くなると、本方式による効果が
一層大きくなる。
上述の実施例では、以下のような効果が得られ
る。
る。
(1) プロセサは、画像情報転送中でも処理をロー
カルに進めることができるので、この間にも必
要があればリングデータバスを用いて情報転送
ができる。
カルに進めることができるので、この間にも必
要があればリングデータバスを用いて情報転送
ができる。
(2) 情報転送経路が２重であるため、信頼性の高
い装置が実現できる。
い装置が実現できる。
(3) ユニツトの拡張性がある。
(4) 専用のバスコントローラの設置は不要であ
り、どのユニツトのDMAコントローラもバス
コントローラとなることができる。
り、どのユニツトのDMAコントローラもバス
コントローラとなることができる。
(5) リングバスコントローラが、送受信メイルボ
ツクスとリングデータバスとの間の情報（メイ
ル）の交換を行なうため、プロセサのプログラ
ム上の負担が低い。
ツクスとリングデータバスとの間の情報（メイ
ル）の交換を行なうため、プロセサのプログラ
ム上の負担が低い。
本発明によれば、次のような効果が達成され
る。
る。
本発明では、プロセサ８ａは画像情報転送中で
も処理をローカルに進めることができ、リングデ
ータバスを用いて管理情報の転送を行うことがで
きる。
も処理をローカルに進めることができ、リングデ
ータバスを用いて管理情報の転送を行うことがで
きる。
また本発明によれば、共通バス１６とリングデ
ータバス１５とが用いられているので、信頼性の
高い装置が実現できる。
ータバス１５とが用いられているので、信頼性の
高い装置が実現できる。
しかもまた本発明によれば、ユニツト１３ａ〜
１３ｄの拡張が容易である。
１３ｄの拡張が容易である。
本発明では、各ユニツト１３ａ〜１３ｄ毎に画
像情報格納用のコミユニケーシヨンメモリ１１ａ
を設け、バツフア１９ａを介してプロセサ８ａに
接続し、また共通バス１６に接続する構成とし、
各コミユニケーシヨンメモリ１１ａの容量および
番地を同一にすることで、分割して処理する画像
情報を一度に、各担当処理装置に送ることがで
き、平滑処理などにおいて有利となる。すなわち
コミユニケーシヨンメモリ１１ａがユニツト１３
ａ〜１３ｄの数だけあり、かつそれぞれが内部バ
ス１２ａ側に接続されることができるので、１回
のDMA転送で同時に同じ画像情報を各ユニツト
のプロセサ８ａに伝送できることになる。また各
ユニツトでは、コミユニケーシヨンメモリ内の情
報を並列時に参照することができるので、並列時
には内部バス１２ａのみの参照でよく、バス・ト
ラヒツクの問題を回避することもできる。
像情報格納用のコミユニケーシヨンメモリ１１ａ
を設け、バツフア１９ａを介してプロセサ８ａに
接続し、また共通バス１６に接続する構成とし、
各コミユニケーシヨンメモリ１１ａの容量および
番地を同一にすることで、分割して処理する画像
情報を一度に、各担当処理装置に送ることがで
き、平滑処理などにおいて有利となる。すなわち
コミユニケーシヨンメモリ１１ａがユニツト１３
ａ〜１３ｄの数だけあり、かつそれぞれが内部バ
ス１２ａ側に接続されることができるので、１回
のDMA転送で同時に同じ画像情報を各ユニツト
のプロセサ８ａに伝送できることになる。また各
ユニツトでは、コミユニケーシヨンメモリ内の情
報を並列時に参照することができるので、並列時
には内部バス１２ａのみの参照でよく、バス・ト
ラヒツクの問題を回避することもできる。
第１図は画像処理装置の構成概要を示すブロツ
ク図、第２図は並列画像処理装置４を示すブロツ
ク図、第３図はリングコントローラ１４ａのブロ
ツク図、第４図は分割された画像情報を示す図、
第５図は境界部画像情報を示す図、第６図はコミ
ユニケーシヨンメモリ１１ａを示す図、第７図は
送信動作を説明するためのフローチヤート、第８
図は受信動作を説明するためのフローチヤート、
第９図は画像情報の転送経路を示す図、第１０図
は従来の方式を示すブロツク図である。 ４……並列画像処理装置、１０ａ……画像メモ
リ、１１ａ……コミユニケーシヨンメモリ、１３
ａ〜１３ｄ……ユニツト、１５……リングデータ
バス、１６……共通バス、１７，１８……バツフ
ア、１９ａ，２０ａ，２１ａ……バスバツフア、
２２ａ……DMAコントローラ。
ク図、第２図は並列画像処理装置４を示すブロツ
ク図、第３図はリングコントローラ１４ａのブロ
ツク図、第４図は分割された画像情報を示す図、
第５図は境界部画像情報を示す図、第６図はコミ
ユニケーシヨンメモリ１１ａを示す図、第７図は
送信動作を説明するためのフローチヤート、第８
図は受信動作を説明するためのフローチヤート、
第９図は画像情報の転送経路を示す図、第１０図
は従来の方式を示すブロツク図である。 ４……並列画像処理装置、１０ａ……画像メモ
リ、１１ａ……コミユニケーシヨンメモリ、１３
ａ〜１３ｄ……ユニツト、１５……リングデータ
バス、１６……共通バス、１７，１８……バツフ
ア、１９ａ，２０ａ，２１ａ……バスバツフア、
２２ａ……DMAコントローラ。
Claims (1)
- 【特許請求の範囲】 １ 処理すべき画像情報が格納されている第１画
像メモリ３と、 第１画像メモリ３の画像情報を処理する並列画
像処理装置４と、この並列画像処理装置４で処理
された結果の画像情報を格納する第２画像メモリ
５との間での画像情報等の高速転送装置におい
て、 並列画像処理装置４は、 画像情報を転送し、第１および第２画像メモリ
３，５に接続される環状の共通バス１６と、 同期、転送要求などの管理機能上の情報を転送
するための環状のリングデータバス１５と、 共通バス１６とリングデータバス１５とに結合
される複数の各ユニツト１３ａ〜１３ｄとを含
み、 各ユニツト１３ａ〜１３ｄは、 共通バス１６とリングデータバス１５とに接続
される内部バス１２ａと、 内部バス１２ａの途中に介在され、共通バス１
６側とリングデータバス１５側とに切り離し可能
なバツフア１９ａと、 バツフア１９ａよりもリングデータバス１５側
で内部バス１２ａに接続されるプロセサ８ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、第１画像メモリ３のユニツト数
に等しい数に分割された各領域２９ａ〜２９ｄに
格納されている画像情報を格納するためのユニツ
ト用画像メモリ１０ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、前記各領域２９ａ〜２９ｄの中
の境界部付近の境界領域３０１〜３０８の画像情
報をストアするコミユニケーシヨンメモリ１１ａ
であつて、コミユニケーシヨンメモリ１１ａは、
各ユニツト毎に同一容量を持ち、対応する番地の
ストア内容は同一である、そのようなコミユニケ
ーシヨンメモリ１１ａと、 バツフア１９ａよりも共通バス側で内部バス１
２ａに接続され、プロセサ８ａからの指令で動作
するDMAコントローラ２２ａとを有し、 各ユニツト１３ａ〜１３ｄのプロセサ８ａによ
る並列処理のために、処理結果をユニツト用画像
メモリ１０ａに格納し、バツフア１９ａを遮断し
てプロセサ８ａはリングデータバス１５を介して
管理機能上の情報の転送を行い、DMAコントロ
ーラ２２ａは、ユニツト用画像メモリ１０ａ内の
領域２９ａの中の境界領域３０１，３０２に格納
されている画像情報を、全ユニツト１３ａ〜１３
ｄのコミユニケーシヨンメモリ１１ａに転送し、
バツフア１９ａを開いて、プロセサ８ａによるユ
ニツト用画像メモリ１０ａとコミユニケーシヨン
メモリ１１ａとを用いて画像情報の処理を行うこ
とを特徴とする画像情報等の高速転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56027473A JPS57141768A (en) | 1981-02-25 | 1981-02-25 | High speed transferring device for video information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56027473A JPS57141768A (en) | 1981-02-25 | 1981-02-25 | High speed transferring device for video information |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141768A JPS57141768A (en) | 1982-09-02 |
| JPS6355100B2 true JPS6355100B2 (ja) | 1988-11-01 |
Family
ID=12222078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56027473A Granted JPS57141768A (en) | 1981-02-25 | 1981-02-25 | High speed transferring device for video information |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141768A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0451580Y2 (ja) * | 1986-03-13 | 1992-12-04 | ||
| JP3003377U (ja) * | 1994-04-20 | 1994-10-18 | ダイワ精工株式会社 | 魚釣用スピニングリ−ル |
| US5775612A (en) * | 1994-04-20 | 1998-07-07 | Daiwa Seiko, Inc. | Spinning reel for fishing with a slider for longitudinally moving a spool |
| US6053444A (en) | 1997-03-18 | 2000-04-25 | Diawa Seiko, Inc. | Fishline guide device for double bearing type reel |
| US7526350B2 (en) | 2003-08-06 | 2009-04-28 | Creative Technology Ltd | Method and device to process digital media streams |
| JP4760301B2 (ja) * | 2005-10-27 | 2011-08-31 | セイコーエプソン株式会社 | マルチプロセッサシステム |
-
1981
- 1981-02-25 JP JP56027473A patent/JPS57141768A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141768A (en) | 1982-09-02 |
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