JPS6355252B2 - - Google Patents
Info
- Publication number
- JPS6355252B2 JPS6355252B2 JP54084164A JP8416479A JPS6355252B2 JP S6355252 B2 JPS6355252 B2 JP S6355252B2 JP 54084164 A JP54084164 A JP 54084164A JP 8416479 A JP8416479 A JP 8416479A JP S6355252 B2 JPS6355252 B2 JP S6355252B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- output
- signal
- flop
- phase control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデジタル回路を用いた位相同期回路さ
らに詳しくいえばデジタル信号伝送路でのクロツ
ク同期、搬送波位相同期回路等の特に高い信号対
雑音比を要求される位相同期回路に応用可能なデ
ジタル自動位相制御回路に関する。
らに詳しくいえばデジタル信号伝送路でのクロツ
ク同期、搬送波位相同期回路等の特に高い信号対
雑音比を要求される位相同期回路に応用可能なデ
ジタル自動位相制御回路に関する。
従来の位相同期回路は、現在に到る技術的背景
からほとんどのものがアナログ回路で構成されて
いたが、最近は高速デジタル集積回路が数多く開
発され、回路規模、経済性、組立や調整の簡便さ
等の多くの利点から、漸時、デジタル回路化され
る傾向にある。しかし、このように多用化されつ
つあるデジタル位相同期回路も全く問題がないわ
けではない。デジタル位相同期回路はその性格か
ら２値のデジタル信号で電圧制御発振器
（Voltage Controlled Oscillator、以下、VCOと
略する。）を駆動するために、本質的に位相同期
ループ（Phase Locked Loop、以下PLLと略す
る）内で、位相ジツタを発生させる。このためこ
れを抑圧するためにPLLの設計に際して、PLL
内の低域ろ波器のパラメータを適当に選び、
PLLの等価雑音帯域幅（以下、BLで表わす。）を
狭まくする方法が採られるが、PLLの引込み特
性を損なうために自ずと限界を生じる。したがつ
て、PLLに高い信号対雑音比が要求される系で
は、従来のアナログ回路での構成が多いのが現状
である。
からほとんどのものがアナログ回路で構成されて
いたが、最近は高速デジタル集積回路が数多く開
発され、回路規模、経済性、組立や調整の簡便さ
等の多くの利点から、漸時、デジタル回路化され
る傾向にある。しかし、このように多用化されつ
つあるデジタル位相同期回路も全く問題がないわ
けではない。デジタル位相同期回路はその性格か
ら２値のデジタル信号で電圧制御発振器
（Voltage Controlled Oscillator、以下、VCOと
略する。）を駆動するために、本質的に位相同期
ループ（Phase Locked Loop、以下PLLと略す
る）内で、位相ジツタを発生させる。このためこ
れを抑圧するためにPLLの設計に際して、PLL
内の低域ろ波器のパラメータを適当に選び、
PLLの等価雑音帯域幅（以下、BLで表わす。）を
狭まくする方法が採られるが、PLLの引込み特
性を損なうために自ずと限界を生じる。したがつ
て、PLLに高い信号対雑音比が要求される系で
は、従来のアナログ回路での構成が多いのが現状
である。
本発明は、デジタル回路の有する利点をそのま
ま生かし、引込み特性、追尾特性ともに優れてい
ることを特徴としており、その目的とするところ
は、高品質の汎用性に富んだデジタル自動位相制
御回路を提供することにある。
ま生かし、引込み特性、追尾特性ともに優れてい
ることを特徴としており、その目的とするところ
は、高品質の汎用性に富んだデジタル自動位相制
御回路を提供することにある。
PLLにおいては、通常の制御系と同じく、引
込み（過渡）特性、追尾特性とは、互いに相反す
るものであり、実際の設計では両者を必要に応じ
て最適化した妥協点に設定する方法がとられる。
通常のパラメータによるPLLでは前記BLは、ほ
ぼループ・ゲイン（以下、Ｋで表わす。）に比例
する。BLを狭まくすれば追尾特性は改善され、
換言すれば位相ジツタは抑圧されて、高い信号対
雑音比を持つたPLLが構成できるが、それに反
して引込み特性は劣化を余儀なくされる。また、
２値の自動位相制御（Automatic Phase
Control、以下APCと略する。）信号を持つPLL
回路ではアナログAPC信号を用いた場合に比し
て、位相ジツタの発生が多いので、さらにBLを
狭まく設定せねばならず、ますます引込み特性は
損なわれる。本発明はこうした一連の問題点を解
決するために成したもので、その構成は電圧制御
発振器と、前記電圧制御発振器の出力と入力信号
の位相比較を行うことにより得られる準位相制御
信号を直接読込む第１番目のフリツプフロツプ
と、入力に設けられたスイツチを介して前記準位
相制御信号を読込む第２番目以降１個以上のフリ
ツプフロツプと、前番のフリツプフロツプ出力の
積分電圧偏移を検出して次番のフリツプフロツプ
のスイツチを制御する演算制御回路と、前記第１
番目以降のそれぞれのフリツプフロツプ出力の重
みづけする重みづけ回路と、入力が前記重みづけ
回路の合成出力に接続され、出力が前記電圧制御
発振器の入力に接続された低域ろ波器とを含み、
入力信号の周波数偏移が大きくなく同期外れの状
態でないときは前記第１番目のフリツプフロツプ
からのみ位相制御信号を出力し、入力信号の周波
数偏移が大きいかあるいは同期外れの状態のとき
は第２番目以降のフリツプフロツプからも位相制
御信号を出力して位相制御するすなわち、本発明
はPLLとAPC電圧の動作範囲（ダイナミツク・
レンジ）を必要に応じて、２通りに変化させるこ
とにより、引込み、追尾の両特性をともに改善し
２値のデジタル信号でも、充分高品質のPLLを
実現できるようにしたものである。
込み（過渡）特性、追尾特性とは、互いに相反す
るものであり、実際の設計では両者を必要に応じ
て最適化した妥協点に設定する方法がとられる。
通常のパラメータによるPLLでは前記BLは、ほ
ぼループ・ゲイン（以下、Ｋで表わす。）に比例
する。BLを狭まくすれば追尾特性は改善され、
換言すれば位相ジツタは抑圧されて、高い信号対
雑音比を持つたPLLが構成できるが、それに反
して引込み特性は劣化を余儀なくされる。また、
２値の自動位相制御（Automatic Phase
Control、以下APCと略する。）信号を持つPLL
回路ではアナログAPC信号を用いた場合に比し
て、位相ジツタの発生が多いので、さらにBLを
狭まく設定せねばならず、ますます引込み特性は
損なわれる。本発明はこうした一連の問題点を解
決するために成したもので、その構成は電圧制御
発振器と、前記電圧制御発振器の出力と入力信号
の位相比較を行うことにより得られる準位相制御
信号を直接読込む第１番目のフリツプフロツプ
と、入力に設けられたスイツチを介して前記準位
相制御信号を読込む第２番目以降１個以上のフリ
ツプフロツプと、前番のフリツプフロツプ出力の
積分電圧偏移を検出して次番のフリツプフロツプ
のスイツチを制御する演算制御回路と、前記第１
番目以降のそれぞれのフリツプフロツプ出力の重
みづけする重みづけ回路と、入力が前記重みづけ
回路の合成出力に接続され、出力が前記電圧制御
発振器の入力に接続された低域ろ波器とを含み、
入力信号の周波数偏移が大きくなく同期外れの状
態でないときは前記第１番目のフリツプフロツプ
からのみ位相制御信号を出力し、入力信号の周波
数偏移が大きいかあるいは同期外れの状態のとき
は第２番目以降のフリツプフロツプからも位相制
御信号を出力して位相制御するすなわち、本発明
はPLLとAPC電圧の動作範囲（ダイナミツク・
レンジ）を必要に応じて、２通りに変化させるこ
とにより、引込み、追尾の両特性をともに改善し
２値のデジタル信号でも、充分高品質のPLLを
実現できるようにしたものである。
いいかえると、Ｋを可変することにより、等価
的にBLを変化させ、またAPC電圧の動作範囲を
変化させることにより不必要な位相ジツタそのも
のの発生をも抑圧するようにした回路である。
的にBLを変化させ、またAPC電圧の動作範囲を
変化させることにより不必要な位相ジツタそのも
のの発生をも抑圧するようにした回路である。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図は本発明をPSK位相変調方式における
搬送波再生回路に応用した場合の実施例である。
ここで、準APC信号は従来のPLLのAPC信号
（アナログまたはデジタル）でそのまま低域ろ波
器を介して、VCOに帰還すれば通常のPLを構成
できるものである。
搬送波再生回路に応用した場合の実施例である。
ここで、準APC信号は従来のPLLのAPC信号
（アナログまたはデジタル）でそのまま低域ろ波
器を介して、VCOに帰還すれば通常のPLを構成
できるものである。
FF１，FF２はＤ形フリツプフロツプ、R1，
R2，RTは各FFの出力を適当に重みづけする抵抗
（重みづけ回路）、RIとＣはFF１の出力電圧の積
分器、RB1，RB2，RB3，RB4はナンドゲート間に
適当な電位差を与えて、積分電圧の偏移を検出す
るためのものである。
R2，RTは各FFの出力を適当に重みづけする抵抗
（重みづけ回路）、RIとＣはFF１の出力電圧の積
分器、RB1，RB2，RB3，RB4はナンドゲート間に
適当な電位差を与えて、積分電圧の偏移を検出す
るためのものである。
Ｇ１〜Ｇ５は夫々ナンドゲートであり、これら
Ｇ１，Ｇ２と前記RB1〜RB4、積分回路R1Cで演算
制御部５を構成している。
Ｇ１，Ｇ２と前記RB1〜RB4、積分回路R1Cで演算
制御部５を構成している。
また、Ｇ３，Ｇ４，Ｇ５はＧ１の出力で制御さ
れるスイツチ６を構成している。
れるスイツチ６を構成している。
本実施例は位相同期回路の入力信号に大きな周
波数偏移がなくPLLが正常に同期した状態では
FF１の出力のマーク率（ハイ・レベルである時
間率）が約1/2であるので積分器７の出力電圧は
ゲートのスレツシヨルド電圧に留つている。これ
とは逆に入力信号に大きな周波数偏移があつた
り、位相ずれを起こした場合は演算制御部５のス
レツシヨルド電圧は上下いずれかの方向に変動す
る。本構成では前者の場合はRB2，RB3の電圧降
下分があるために、Ｇ１の２入力はともにハイ・
レベルとなり、CONT信号、信号はそれ
ぞれハイロー・レベルになり、FF２はの出力
がＧ４，Ｇ５のスイツチを通じて入力Ｄに帰還さ
れ、FF２は単なる２進カウンタとして、動作す
ることになる。この場合、FF２は単にクロツク
信号の1/2の周波数のデユーテイ比50％のパルス
となり、これは通常前記BLの帯域に比して、充
分高周波であるために、PLL内の低域ろ波器の
出力では完全に平滑化されて、DC成分のみとな
り、APC信号に寄与しなくなる。つまり、位相
同期回路の入力信号に大きな周波数偏移がなく、
PLLが正常に同期した状態では、FF１出力のみ
がAPC信号として動作することになる。
波数偏移がなくPLLが正常に同期した状態では
FF１の出力のマーク率（ハイ・レベルである時
間率）が約1/2であるので積分器７の出力電圧は
ゲートのスレツシヨルド電圧に留つている。これ
とは逆に入力信号に大きな周波数偏移があつた
り、位相ずれを起こした場合は演算制御部５のス
レツシヨルド電圧は上下いずれかの方向に変動す
る。本構成では前者の場合はRB2，RB3の電圧降
下分があるために、Ｇ１の２入力はともにハイ・
レベルとなり、CONT信号、信号はそれ
ぞれハイロー・レベルになり、FF２はの出力
がＧ４，Ｇ５のスイツチを通じて入力Ｄに帰還さ
れ、FF２は単なる２進カウンタとして、動作す
ることになる。この場合、FF２は単にクロツク
信号の1/2の周波数のデユーテイ比50％のパルス
となり、これは通常前記BLの帯域に比して、充
分高周波であるために、PLL内の低域ろ波器の
出力では完全に平滑化されて、DC成分のみとな
り、APC信号に寄与しなくなる。つまり、位相
同期回路の入力信号に大きな周波数偏移がなく、
PLLが正常に同期した状態では、FF１出力のみ
がAPC信号として動作することになる。
ここでFF出力の重みづけをする抵抗をR2＜R1
に選んでおけば、通常動作時はループ・ゲインＫ
も小さく、APC電圧のダイナミツク・レンジも、
本来の集積回路の出力である２値のデジタル信号
のそれよりも小さく抑えることができる。
に選んでおけば、通常動作時はループ・ゲインＫ
も小さく、APC電圧のダイナミツク・レンジも、
本来の集積回路の出力である２値のデジタル信号
のそれよりも小さく抑えることができる。
一方後者の場合すなわち入力信号の周波数偏移
が大きくなつたり、また同期外れの状態では前記
積分器７の出力電圧は、ゲートのスレツシヨルド
電圧から、上、下いずれかの方向にDCオフセツ
トを生じるので、Ｇ１の２入力はハイとローレベ
ルとなりCONT、信号は、それぞれロー、
ハイ・レベルとなる。そしてFF２は２進カウン
タではなく、ゲートＧ３，Ｇ５を介して準APC
信号を読込む。
が大きくなつたり、また同期外れの状態では前記
積分器７の出力電圧は、ゲートのスレツシヨルド
電圧から、上、下いずれかの方向にDCオフセツ
トを生じるので、Ｇ１の２入力はハイとローレベ
ルとなりCONT、信号は、それぞれロー、
ハイ・レベルとなる。そしてFF２は２進カウン
タではなく、ゲートＧ３，Ｇ５を介して準APC
信号を読込む。
したがつてFF２は今度は、APC信号に寄与す
ることになる。この過程を経て、通常の動作に復
帰すれば、再びFF１出力のみがAPCに寄与す
る。
ることになる。この過程を経て、通常の動作に復
帰すれば、再びFF１出力のみがAPCに寄与す
る。
第２図はFFの数をＮ個まで拡張した場合のブ
ロツク構成図である。
ロツク構成図である。
Ｎの数を増やせば、引込み特性、追尾特性を良
好に保つたままで、アナログ回路に近づけること
ができる。各フリツプフロツプ（FF１〜FFN）
の入力に接続されたSW１，Ｎ−２，Ｎ−１は第
１図のゲートＧ３，Ｇ４，Ｇ５で構成されたスイ
ツチに対応するもので、前番のFFでのマーク率
がずれたとき演算制御回路５に制御されて準
APC信号を読込む側に切替わる。入力信号の周
波数偏移が大きくなく、同期外れがないときはス
イツチ６は図示の位置に接続されており、FF２
以降のフリツプフロツプが２進カウンタとしての
み動作しAPC信号に直接寄与しないのは、Ｎ＝
２の実施例（第１図）と全く同様である。なお、
付加される回路が多くなればなるほど雑音発生源
を作り出すことにもなるので、FFの数は必要最
小限に抑えることが好ましい。
好に保つたままで、アナログ回路に近づけること
ができる。各フリツプフロツプ（FF１〜FFN）
の入力に接続されたSW１，Ｎ−２，Ｎ−１は第
１図のゲートＧ３，Ｇ４，Ｇ５で構成されたスイ
ツチに対応するもので、前番のFFでのマーク率
がずれたとき演算制御回路５に制御されて準
APC信号を読込む側に切替わる。入力信号の周
波数偏移が大きくなく、同期外れがないときはス
イツチ６は図示の位置に接続されており、FF２
以降のフリツプフロツプが２進カウンタとしての
み動作しAPC信号に直接寄与しないのは、Ｎ＝
２の実施例（第１図）と全く同様である。なお、
付加される回路が多くなればなるほど雑音発生源
を作り出すことにもなるので、FFの数は必要最
小限に抑えることが好ましい。
本発明は以上説明したように、２値のデジタル
信号をAPC信号として構成した回路であるにも
かかわらず、高い信号対雑音比を有するPLLが
構成できる。したがつてそのようなことが要求さ
れる系においては好適に応用できるこの場合、従
来回路の一部に本発明を付加すればよいので適用
が容易である。
信号をAPC信号として構成した回路であるにも
かかわらず、高い信号対雑音比を有するPLLが
構成できる。したがつてそのようなことが要求さ
れる系においては好適に応用できるこの場合、従
来回路の一部に本発明を付加すればよいので適用
が容易である。
また従来のアナログ回路では、容易に実現でき
なかつた引込み特性、追尾特性の双方に優れたも
のが得られる。さらに本発明はデジタル集積回路
の利点である回路の小形化、消費電力の低減、組
立や調整の簡便さを何等損なうことなく本発明を
達成できるものである。
なかつた引込み特性、追尾特性の双方に優れたも
のが得られる。さらに本発明はデジタル集積回路
の利点である回路の小形化、消費電力の低減、組
立や調整の簡便さを何等損なうことなく本発明を
達成できるものである。
第１図は本発明によるデジタル自動位相制御回
路の実施例の回路ブロツク図、第２図はフリツプ
フロツプの数をＮまで拡張した場合の実施例の回
路ブロツク図である。 １……フリツプフロツプ、２……ゲート、３…
…低域ろ波器、４……電圧制御発振器、５……演
算制御部、６……スイツチ、７……積分器、R1
〜Ｎ，RT，RI，RB1〜B4……抵抗、Ｃ……コンデ
ンサ。
路の実施例の回路ブロツク図、第２図はフリツプ
フロツプの数をＮまで拡張した場合の実施例の回
路ブロツク図である。 １……フリツプフロツプ、２……ゲート、３…
…低域ろ波器、４……電圧制御発振器、５……演
算制御部、６……スイツチ、７……積分器、R1
〜Ｎ，RT，RI，RB1〜B4……抵抗、Ｃ……コンデ
ンサ。
Claims (1)
- １ 電圧制御発振器と、前記電圧制御発振器の出
力と入力信号の位相比較を行うことにより得られ
る準位相制御信号を直接読込む第１番目のフリツ
プフロツプと、入力に設けられたスイツチを介し
て前記準位相制御信号を読込む第２番目以降１個
以上のフリツプフロツプと、前番のフリツプフロ
ツプ出力の積分電圧偏移を検出して次番のフリツ
プフロツプのスイツチを制御する演算制御回路
と、前記第１番目以降のそれぞれのフリツプフロ
ツプ出力の重みづけをする重みづけ回路と、入力
が前記重みづけ回路の合成出力に接続され、出力
が前記電圧制御発振器の入力に接続された低域ろ
波器とを含み、入力信号の周波数偏移が大きくな
く同期外れの状態でないときは前記第１番目のフ
リツプフロツプからのみ位相制御信号を出力し、
入力信号の周波数偏移が大きいかあるいは同期外
れの状態のときは第２番目以降のフリツプフロツ
プからも位相制御信号を出力して位相制御するよ
うに構成したことを特徴とするデジタル自動位相
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8416479A JPS568927A (en) | 1979-07-03 | 1979-07-03 | Automatic digital phase control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8416479A JPS568927A (en) | 1979-07-03 | 1979-07-03 | Automatic digital phase control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS568927A JPS568927A (en) | 1981-01-29 |
| JPS6355252B2 true JPS6355252B2 (ja) | 1988-11-01 |
Family
ID=13822847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8416479A Granted JPS568927A (en) | 1979-07-03 | 1979-07-03 | Automatic digital phase control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS568927A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284453U (ja) * | 1989-06-07 | 1990-06-29 | ||
| JPH0560903U (ja) * | 1992-01-28 | 1993-08-10 | 菩提哉 中島 | 脚及び級台、台輪に取付ける車。 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215946B2 (ja) * | 1971-10-20 | 1977-05-06 |
-
1979
- 1979-07-03 JP JP8416479A patent/JPS568927A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS568927A (en) | 1981-01-29 |
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