JPS6359175B2 - - Google Patents
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- JPS6359175B2 JPS6359175B2 JP58143371A JP14337183A JPS6359175B2 JP S6359175 B2 JPS6359175 B2 JP S6359175B2 JP 58143371 A JP58143371 A JP 58143371A JP 14337183 A JP14337183 A JP 14337183A JP S6359175 B2 JPS6359175 B2 JP S6359175B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- processing
- stage
- timing
- execution
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、複数の命令を並列に実行するデータ
処理装置のパイプライン制御方式に関する。
処理装置のパイプライン制御方式に関する。
マイクロコンピユータの如きデータ処理装置に
おいては、処理速度の高速化を達成するために、
動作クロツクを高める方法と、内部の制御方式を
改善する方法の２通りの手段がとられている。こ
のうち、動作クロツクを高める方法は、デバイス
技術に大きく依存しデバイス技術の改善に伴なつ
てせいぜい10％程度の高速化が達成させるにとど
まる。このため性能を抜本的に改善する場合には
パイプライン制御などの新しい内部の制御方式を
採用して対応している。
おいては、処理速度の高速化を達成するために、
動作クロツクを高める方法と、内部の制御方式を
改善する方法の２通りの手段がとられている。こ
のうち、動作クロツクを高める方法は、デバイス
技術に大きく依存しデバイス技術の改善に伴なつ
てせいぜい10％程度の高速化が達成させるにとど
まる。このため性能を抜本的に改善する場合には
パイプライン制御などの新しい内部の制御方式を
採用して対応している。
パイプライン制御方式では、１つの命令の実行
で行なわれる一連の処理をいくつかの基本処理に
分割し、これらの基本処理毎にそれぞれの処理を
逐行するのに必要な専用ハードウエアを備えた複
数個の機能ユニツトを用意する。これらの機能ユ
ニツトを処理順序に従つて連続的に動作させる事
により、全体の処理速度の向上をはかるもので、
処理速度の向上によく使われている方法である。
で行なわれる一連の処理をいくつかの基本処理に
分割し、これらの基本処理毎にそれぞれの処理を
逐行するのに必要な専用ハードウエアを備えた複
数個の機能ユニツトを用意する。これらの機能ユ
ニツトを処理順序に従つて連続的に動作させる事
により、全体の処理速度の向上をはかるもので、
処理速度の向上によく使われている方法である。
従来使用されているパイプライン制御方式を説
明する。まず第１図のブロツク図において、本従
来例における中央処理装置（以下、CPUとい
う。）が持つ３個の機能ユニツトの機能を説明す
る。バスインタフエース部１−１はメモリから命
令コードの読出しや、データの書込み読出しを行
ない、オペランドアドレス計算部１−２はメモリ
参照時、メモリのアドレス修飾を行ない、実行部
１−３は各種の転送、演算処理を行なう。
明する。まず第１図のブロツク図において、本従
来例における中央処理装置（以下、CPUとい
う。）が持つ３個の機能ユニツトの機能を説明す
る。バスインタフエース部１−１はメモリから命
令コードの読出しや、データの書込み読出しを行
ない、オペランドアドレス計算部１−２はメモリ
参照時、メモリのアドレス修飾を行ない、実行部
１−３は各種の転送、演算処理を行なう。
第２図は、第１図に示した３個の機能ユニツト
から構成されるCPUのメモリ間の演算命令の動
作図である。これは、１つの命令の実行に際し、
各機能ユニツトがどのように使葉われてゆくかを
あらかじめ定められた時間単位（以下、ステージ
という。）に時間を追つて示したもので、各ステ
ージの長さは固定されている。すなわち、各機能
ユニツトは以下の順序で所定の動作を行う。
から構成されるCPUのメモリ間の演算命令の動
作図である。これは、１つの命令の実行に際し、
各機能ユニツトがどのように使葉われてゆくかを
あらかじめ定められた時間単位（以下、ステージ
という。）に時間を追つて示したもので、各ステ
ージの長さは固定されている。すなわち、各機能
ユニツトは以下の順序で所定の動作を行う。
TA1の最初のステージの期間；バスインタフエー
ス部１−１で命令コードの読出しを行なう。
ス部１−１で命令コードの読出しを行なう。
TA2の２番目のステージの期間；実行部１−３で
命令の解読を行う。
命令の解読を行う。
TA3の３番目のステージの期間；オペランドアド
レス計算部１−２でメモリ参照時のアドレス修
飾を行なう。
レス計算部１−２でメモリ参照時のアドレス修
飾を行なう。
TA4の４番目のステージの期間；バスインタフエ
ース部１−１において、メモリからのデータの
読出しを行なう。
ース部１−１において、メモリからのデータの
読出しを行なう。
TA5の５番目のステージの期間；実行部１−３で
演算処理を行なう。
演算処理を行なう。
TA6の６番目のステージの期間；バスインタフエ
ース部１−１で、演算結果をメモリへ格納す
る。
ース部１−１で、演算結果をメモリへ格納す
る。
本従来例で説明するCPUは、他にも多くの命
令を持ち様々な処理が可能であるが、１つの命令
に対して機能ユニツトが使われる順序はどれも等
しく、従つて、すべての命令は、第２図の動作図
に示す通りに各機能ユニツトが使われ処理が進め
られる。
令を持ち様々な処理が可能であるが、１つの命令
に対して機能ユニツトが使われる順序はどれも等
しく、従つて、すべての命令は、第２図の動作図
に示す通りに各機能ユニツトが使われ処理が進め
られる。
次に第２図の動作図に示す様な６個のステージ
から構成される動作図を持つ命令をパイプライン
制御で処理するときの制御方法を説明する。
から構成される動作図を持つ命令をパイプライン
制御で処理するときの制御方法を説明する。
命令の処理をパイプライン式に進める際に問題
になるのは、１つの命令を実行中に次の命令の実
行を開始するタイミングである。
になるのは、１つの命令を実行中に次の命令の実
行を開始するタイミングである。
第３図ａ〜ｆの動作図は、１つの命令の実行中
に次の命令を開始するステージ毎の各ユニツトの
動作状態を示したものである。この第３図ａ〜ｆ
の動作図に示す通り、Ｂの命令を実行中に、第３
図ｂに示すタイミングで次のＡ命令を開始する
と、バスインタフエース部１−１のTB6のステー
ジで、又、第３図ｃに示すタイミングでは、バス
インタフエース部１−１のTB4ステージと実行部
１−３のTB5ステージで、又、第３図ｅに示すタ
イミングでは、バスインタフエース部１−１の
TB6のステージで、それぞれ命令Ａにおける処理
と命令Ｂにおける処理が衝突する。
に次の命令を開始するステージ毎の各ユニツトの
動作状態を示したものである。この第３図ａ〜ｆ
の動作図に示す通り、Ｂの命令を実行中に、第３
図ｂに示すタイミングで次のＡ命令を開始する
と、バスインタフエース部１−１のTB6のステー
ジで、又、第３図ｃに示すタイミングでは、バス
インタフエース部１−１のTB4ステージと実行部
１−３のTB5ステージで、又、第３図ｅに示すタ
イミングでは、バスインタフエース部１−１の
TB6のステージで、それぞれ命令Ａにおける処理
と命令Ｂにおける処理が衝突する。
第４図の衝突図は、第３図ａから第３図ｆに示
した次の命令の各起動タイミングに対応して命令
の実行中に機能ユニツト内で衝突が発生するかど
うかを示したものである。衝突図の各例は次の命
令の開始タイミングを示し、表内の０はそのタイ
ミングで次の命令を開始しても衝突がなく、パイ
プライン動作が正常に維持される事を、１はその
タイミングで次の命令を開始したら必らず機能ユ
ニツト内で、前の命令と次の命令の処理が衝突
し、パイプラインの正常動作が継続できない事を
表わしている。
した次の命令の各起動タイミングに対応して命令
の実行中に機能ユニツト内で衝突が発生するかど
うかを示したものである。衝突図の各例は次の命
令の開始タイミングを示し、表内の０はそのタイ
ミングで次の命令を開始しても衝突がなく、パイ
プライン動作が正常に維持される事を、１はその
タイミングで次の命令を開始したら必らず機能ユ
ニツト内で、前の命令と次の命令の処理が衝突
し、パイプラインの正常動作が継続できない事を
表わしている。
本従来例の第４図の衝突図では１つの命令の実
行中tA1，tA4，tA6のタイミングで、次の命令を開
始すれば衝突はないが、tA2，tA3，tA5では衝突が
発生する。この衝突図に基づいて、パイプライン
制御で最も重要な次の命令の開始タイミングが決
定される。
行中tA1，tA4，tA6のタイミングで、次の命令を開
始すれば衝突はないが、tA2，tA3，tA5では衝突が
発生する。この衝突図に基づいて、パイプライン
制御で最も重要な次の命令の開始タイミングが決
定される。
次に第５図に示すパイプライン制御回路のブロ
ツク図で、次の命令の開始タイミングを決定する
ハードウエア構成及び動作を説明する。
ツク図で、次の命令の開始タイミングを決定する
ハードウエア構成及び動作を説明する。
レジスタ５−１−０からレジスタ５−１−５
は、第４図の衝突図に示したパイプライン処理中
に衝突が発生するかどうかのデータを保持する。
この６個のレジスタ５−１−５からレジスタ５−
１−０でシフトレジスタ５−１を構成する。
は、第４図の衝突図に示したパイプライン処理中
に衝突が発生するかどうかのデータを保持する。
この６個のレジスタ５−１−５からレジスタ５−
１−０でシフトレジスタ５−１を構成する。
シフトクロツク５−２は各ステージにおける処
理が終了する毎にアクテイブになりシフトレジス
タ５−１内のデータを左シフトする。シフトレジ
スタ５−１の最終出力であるレジスタ５−１−５
の出力は命令開始信号５−３で、パイプライン制
御における次の命令の開始を制御する。“０”な
らば次の命令を起動し“１”ならば起動しない。
初期衝突データ発生回路５−４は、次の命令が開
始されたときに、シフトレジスタ５−１内のデー
タを補正するのに使用される。組みゲート５−５
は、命令開始信号５−３の制御でシフトレジスタ
５−１内の次の段のレジスタへ入力するデータを
選択するもので、命令開始信号５−３が“０”な
らば、シフトレジスタ５−１内の各レジスタのデ
ータと初期衝突データ発生回路５−４の対応する
ビツトの論理和が次段のレジスタに入力する。
“１”ならば、各レジスタ内のデータが単純に次
段のレジスタに入力する。
理が終了する毎にアクテイブになりシフトレジス
タ５−１内のデータを左シフトする。シフトレジ
スタ５−１の最終出力であるレジスタ５−１−５
の出力は命令開始信号５−３で、パイプライン制
御における次の命令の開始を制御する。“０”な
らば次の命令を起動し“１”ならば起動しない。
初期衝突データ発生回路５−４は、次の命令が開
始されたときに、シフトレジスタ５−１内のデー
タを補正するのに使用される。組みゲート５−５
は、命令開始信号５−３の制御でシフトレジスタ
５−１内の次の段のレジスタへ入力するデータを
選択するもので、命令開始信号５−３が“０”な
らば、シフトレジスタ５−１内の各レジスタのデ
ータと初期衝突データ発生回路５−４の対応する
ビツトの論理和が次段のレジスタに入力する。
“１”ならば、各レジスタ内のデータが単純に次
段のレジスタに入力する。
第６図の動作図は、第５図のレジスタ５−１−
５からレジスタ５−１−０までのレジスタで構成
されるシフトレジスタ５−１のデータ保持状態を
ステージ毎に表わしたものである。初期状態で
は、レフトレジスタ５−１内には、第４図の衝突
図に示された“０”、“１”、“１”、“０”、“１”
、
“０”がこの順に格納されている。最初の命令が
実行されると、その最初の第１ステージで、シフ
トレジスタ５−１の最終出力である命令開始信号
５−３の状態をチエツクする。この信号の状態が
“０”なので、次の第２ステージで、次命令をた
だちに開始する。同時に新しく命令が開始された
事により衝突図の補正が必要となり、組みゲート
５−５の制御で初期衝突データ発生回路５−４で
補正された衝突データが左シフトされ、これによ
り、シフトレジスタ５−１の内容は、第６図の第
２ステージに示すデータとなる。第２ステージ内
で再び、命令開始信号５−３の状態をチエツクす
る。今度は“１”なので、次の第３ステージは第
３の命令の起動はしない。又、組みゲート５−５
の制御で、シフトレジスタ５−１内で単純にデー
タの左シフトを行なう。以下同様に、各ステージ
の期間で命令開始信号５−３の状態をチエツク
し、上に記した処理をくりかえす。
５からレジスタ５−１−０までのレジスタで構成
されるシフトレジスタ５−１のデータ保持状態を
ステージ毎に表わしたものである。初期状態で
は、レフトレジスタ５−１内には、第４図の衝突
図に示された“０”、“１”、“１”、“０”、“１”
、
“０”がこの順に格納されている。最初の命令が
実行されると、その最初の第１ステージで、シフ
トレジスタ５−１の最終出力である命令開始信号
５−３の状態をチエツクする。この信号の状態が
“０”なので、次の第２ステージで、次命令をた
だちに開始する。同時に新しく命令が開始された
事により衝突図の補正が必要となり、組みゲート
５−５の制御で初期衝突データ発生回路５−４で
補正された衝突データが左シフトされ、これによ
り、シフトレジスタ５−１の内容は、第６図の第
２ステージに示すデータとなる。第２ステージ内
で再び、命令開始信号５−３の状態をチエツクす
る。今度は“１”なので、次の第３ステージは第
３の命令の起動はしない。又、組みゲート５−５
の制御で、シフトレジスタ５−１内で単純にデー
タの左シフトを行なう。以下同様に、各ステージ
の期間で命令開始信号５−３の状態をチエツク
し、上に記した処理をくりかえす。
以上説明した通り、従来のパイプライン制御方
式は複雑な制御アルゴリズムに基づいた特殊な制
御回路を使用している。
式は複雑な制御アルゴリズムに基づいた特殊な制
御回路を使用している。
CPUが持つすべての命令のステージ毎の各機
能ユニツトの処理手順を、すべて同一としてすべ
ての命令が同一の動作図を持つため、レジスタ間
転送といつた簡単な命令からメモリ間の演算の様
な複雑な命令を持つデータ処理装置へは応用が難
しいという第１の大きな欠点がある。
能ユニツトの処理手順を、すべて同一としてすべ
ての命令が同一の動作図を持つため、レジスタ間
転送といつた簡単な命令からメモリ間の演算の様
な複雑な命令を持つデータ処理装置へは応用が難
しいという第１の大きな欠点がある。
又、各ステージの処理時間が一律に定められた
方式のため、１ステージの処理時間を伸ばして、
１つの機能ユニツト内での処理量を高める事が容
易でなく、パイプラインの融通性に欠けるという
第２の欠点がある。
方式のため、１ステージの処理時間を伸ばして、
１つの機能ユニツト内での処理量を高める事が容
易でなく、パイプラインの融通性に欠けるという
第２の欠点がある。
特に、バスとのインタフエース部ではメモリの
アクセス時間が長い場合には、１ステージ処理時
間内にメモリの参照が完了せず、このためこの部
分だけを特別にパイプライン処理からはずした
り、又は、使用するメモリを高速メモリに限ると
いつた様々な制約がつくという第３の欠点があ
る。
アクセス時間が長い場合には、１ステージ処理時
間内にメモリの参照が完了せず、このためこの部
分だけを特別にパイプライン処理からはずした
り、又は、使用するメモリを高速メモリに限ると
いつた様々な制約がつくという第３の欠点があ
る。
更にこのパイプライン制御方式を、マイクロコ
ンピユータに応用すると、パイプライン制御用回
路が必要なため、回路を複雑するばかりでなくチ
ツプサイズを大きくするという第４の欠点があ
る。
ンピユータに応用すると、パイプライン制御用回
路が必要なため、回路を複雑するばかりでなくチ
ツプサイズを大きくするという第４の欠点があ
る。
本発明の目的は、上記の諸欠点を取り除き、マ
イクロコンピユータに最も適したパイプライン制
御方式を提供する事にある。
イクロコンピユータに最も適したパイプライン制
御方式を提供する事にある。
本発明によるパイプライン制御方式は、複数の
相異なる処理をそれぞれ行なう複数の機能ユニツ
トであつて実行すべき命令の処理手順に応じて同
じ機能ユニツトが同一の命令に対し異なる時間に
違う処理を行なうように構成された複数の機能ユ
ニツトと、実行中の命令のデータと次に実行すべ
き命令のデータとが衝突しないように実行中の命
令のどの処理手順において次の命令の実行を開始
させるかを指定するタイミング信号を発生するタ
イミング制御手段と、前記複数の機能ユニツトの
それぞれに対応して設けられ当該機能ユニツトの
処理の完了状態を保持する複数の保持手段と、こ
れら保持手段のすべてが処理完了状態を保持する
ことに応答して各機能ユニツトに対し処理開始信
号を送出し各機能ユニツトが次の処理を同時に開
始するように制御する処理開始制御手段と、前記
タイミング信号に応答し次の命令の実行を前記処
理開始信号に同期して開始させる手段とを備える
ことを特徴とする。
相異なる処理をそれぞれ行なう複数の機能ユニツ
トであつて実行すべき命令の処理手順に応じて同
じ機能ユニツトが同一の命令に対し異なる時間に
違う処理を行なうように構成された複数の機能ユ
ニツトと、実行中の命令のデータと次に実行すべ
き命令のデータとが衝突しないように実行中の命
令のどの処理手順において次の命令の実行を開始
させるかを指定するタイミング信号を発生するタ
イミング制御手段と、前記複数の機能ユニツトの
それぞれに対応して設けられ当該機能ユニツトの
処理の完了状態を保持する複数の保持手段と、こ
れら保持手段のすべてが処理完了状態を保持する
ことに応答して各機能ユニツトに対し処理開始信
号を送出し各機能ユニツトが次の処理を同時に開
始するように制御する処理開始制御手段と、前記
タイミング信号に応答し次の命令の実行を前記処
理開始信号に同期して開始させる手段とを備える
ことを特徴とする。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第７図は本発明の一実施例を適用したCPUの
ブロツク図である。
ブロツク図である。
CPUが、命令実行手順に従つて分けられた３
つの相位なる基本処理を専門に実行する３個の機
能ユニツト、バスインタフエース部７−１、オペ
ランド計算部７−２、実行部７−３と、実行中の
命令の次の命令の実行開始タイミングをすべての
命令にわたつて制御するタイミング制御手段とし
てのタイミング記憶部７−８と、前記機能ユニツ
ト毎にそれぞれ前記基本処理の完了状態を保持す
る保持手段としての第１、第２、第３のステージ
終了フリツプフロツプ（以下、ステージ終了Ｆ／
Ｆという。）７−４，７−５，７−６と、この保
持手段の保持状態に対応して前記機能ユニツトに
前記基本処理の開始信号を送出する処理開始制御
手段としてのANDゲート７−７とを備え、第１、
第２、第３のステージ終了Ｆ／Ｆ７−４，７−
５，７−６が前記基本処理の完了状態を保持する
ことに同期してANDゲート７−７から送出され
る命令開始信号７−７′によりバスインタフエー
ス部７−１、オペランド計算部７−２、実行部７
−３のすべてが前記命令実行手順に従つて次の基
本処理を同時に開始すると共にタイミング記憶部
７−８からのタイミング信号７−８′より所定の
次の命令の実行を起動させることから構成され
る。
つの相位なる基本処理を専門に実行する３個の機
能ユニツト、バスインタフエース部７−１、オペ
ランド計算部７−２、実行部７−３と、実行中の
命令の次の命令の実行開始タイミングをすべての
命令にわたつて制御するタイミング制御手段とし
てのタイミング記憶部７−８と、前記機能ユニツ
ト毎にそれぞれ前記基本処理の完了状態を保持す
る保持手段としての第１、第２、第３のステージ
終了フリツプフロツプ（以下、ステージ終了Ｆ／
Ｆという。）７−４，７−５，７−６と、この保
持手段の保持状態に対応して前記機能ユニツトに
前記基本処理の開始信号を送出する処理開始制御
手段としてのANDゲート７−７とを備え、第１、
第２、第３のステージ終了Ｆ／Ｆ７−４，７−
５，７−６が前記基本処理の完了状態を保持する
ことに同期してANDゲート７−７から送出され
る命令開始信号７−７′によりバスインタフエー
ス部７−１、オペランド計算部７−２、実行部７
−３のすべてが前記命令実行手順に従つて次の基
本処理を同時に開始すると共にタイミング記憶部
７−８からのタイミング信号７−８′より所定の
次の命令の実行を起動させることから構成され
る。
なお、タイミング記憶部７−８は本実施例では
バスインタフエース部７−１内に設けてあるが、
これは機能ユニツト外にまとめて設けても良く、
又必要に応じ各機能ユニツト内に分散して設けら
れる。
バスインタフエース部７−１内に設けてあるが、
これは機能ユニツト外にまとめて設けても良く、
又必要に応じ各機能ユニツト内に分散して設けら
れる。
本実施例は第１図に示した従来例のCPUに適
用したものであり、バスインタフエース部７−
１，オペランドアドレス計算部７−２、実行部７
−３の３個の機能ユニツトは、第１図の従来例の
ブロツク図に示したCPUの各機能ユニツトと同
一の処理を行なう。
用したものであり、バスインタフエース部７−
１，オペランドアドレス計算部７−２、実行部７
−３の３個の機能ユニツトは、第１図の従来例の
ブロツク図に示したCPUの各機能ユニツトと同
一の処理を行なう。
第１のステージ終了Ｆ／Ｆ７−４、バスインタ
フエース部７−１の１ステージ分の処理が完了す
るとセツトされる。第２のステージ終了Ｆ／Ｆ７
−５は、オペランドアドレス計算部７−２の１ス
テージ分の処理が完了するとセツトされる。第３
のステージ終了Ｆ／Ｆ７−６は実行部７−３の１
ステージ分の処理が完了するとセツトされる。
フエース部７−１の１ステージ分の処理が完了す
るとセツトされる。第２のステージ終了Ｆ／Ｆ７
−５は、オペランドアドレス計算部７−２の１ス
テージ分の処理が完了するとセツトされる。第３
のステージ終了Ｆ／Ｆ７−６は実行部７−３の１
ステージ分の処理が完了するとセツトされる。
ステージ開始信号７−７′はANDゲート７−７
により得られた、第１、第２、第３のステージ終
了Ｆ／Ｆ７−４，７−５，７−６の各出力の論理
積で、この信号が入力すると、バスインタフエー
ス部７−１、オペランドアドレス計算部７−２、
実行部７−３の各機能ユニツトは、第１、第２、
第３のステージ終了Ｆ／Ｆ７−４，７−５，７−
６をリセツトし、同時に次の１ステージ分の処理
を開始する。タイミング記憶部７−８は、あらか
じめ次の信号を衝突なしに開始できるようにセツ
トされたタイミング信号が保持させられており、
所定のタイミングでそのタイミング信号を送出す
る。
により得られた、第１、第２、第３のステージ終
了Ｆ／Ｆ７−４，７−５，７−６の各出力の論理
積で、この信号が入力すると、バスインタフエー
ス部７−１、オペランドアドレス計算部７−２、
実行部７−３の各機能ユニツトは、第１、第２、
第３のステージ終了Ｆ／Ｆ７−４，７−５，７−
６をリセツトし、同時に次の１ステージ分の処理
を開始する。タイミング記憶部７−８は、あらか
じめ次の信号を衝突なしに開始できるようにセツ
トされたタイミング信号が保持させられており、
所定のタイミングでそのタイミング信号を送出す
る。
第８図ａの動作図は、本実施例に基づくCPU
のメモリ間の演算命令の動作図で、各機能ユニツ
ト毎の処理動作は、第２図に示す従来例のものと
TC5の第５ステージを除いて同一である。TC5の
第５ステージでは実行部７−３において、バスイ
ンタフエース部７−２で読出されたデータと所定
レジスタとの間での演算のほかに、次の命令を起
動させる。
のメモリ間の演算命令の動作図で、各機能ユニツ
ト毎の処理動作は、第２図に示す従来例のものと
TC5の第５ステージを除いて同一である。TC5の
第５ステージでは実行部７−３において、バスイ
ンタフエース部７−２で読出されたデータと所定
レジスタとの間での演算のほかに、次の命令を起
動させる。
第８図ｂは、同様に本実施例に基づくCPUの
レジスタ間の転送命令の動作図で、TD1の最初の
ステージの期間、バスインタフエース部７−１で
命令コードの読出しを行なう。TD2の２番目のス
テージの期間実行部７−３で命令の解読を行な
う。TD3の３番目のステージの期間実行部７−３
でデータの転送を行なうほか、次の命令を起動さ
せる。
レジスタ間の転送命令の動作図で、TD1の最初の
ステージの期間、バスインタフエース部７−１で
命令コードの読出しを行なう。TD2の２番目のス
テージの期間実行部７−３で命令の解読を行な
う。TD3の３番目のステージの期間実行部７−３
でデータの転送を行なうほか、次の命令を起動さ
せる。
次に、第９図に示す本実施例のタイミング図を
参照して、第８図ａ，ｂの動作図に示した２つの
命令が連続的に処理される場合の動作を説明す
る。
参照して、第８図ａ，ｂの動作図に示した２つの
命令が連続的に処理される場合の動作を説明す
る。
tC1のタイミングで命令Ｃ（メモリ間の演算命
令）が起動され、同時にオペランドアドレス計算
部７−２、実行部７−３も、TC1の期間１ステー
ジ分の処理を行なう。TC1の終わりまでに各機能
ユニツトは１ステージ分の処理を終え、それぞ
れ、第１、第２、第３のステージ終了Ｆ／Ｆ７−
４，７−５，７−６をセツトする。これらの出力
の論理積がANDゲート７−７によりステージ開
始信号７−７′となり第１、第２、第３のステー
ジ終了Ｆ／Ｆ７−４，７−５，７−６をリセツト
すると同時に、次のTC2に相当する第２番目のス
テージの処理を、バスインタフエース部７−１、
オペランドアドレス計算部７−２、実行部７−３
に一斉に起動させる。
令）が起動され、同時にオペランドアドレス計算
部７−２、実行部７−３も、TC1の期間１ステー
ジ分の処理を行なう。TC1の終わりまでに各機能
ユニツトは１ステージ分の処理を終え、それぞ
れ、第１、第２、第３のステージ終了Ｆ／Ｆ７−
４，７−５，７−６をセツトする。これらの出力
の論理積がANDゲート７−７によりステージ開
始信号７−７′となり第１、第２、第３のステー
ジ終了Ｆ／Ｆ７−４，７−５，７−６をリセツト
すると同時に、次のTC2に相当する第２番目のス
テージの処理を、バスインタフエース部７−１、
オペランドアドレス計算部７−２、実行部７−３
に一斉に起動させる。
以上の処理を続け、TC5の第５番目のステージ
の起動に同期して、あらかじめ命令Ｃ（メモリ間
の演算命令）で定められた通りタイミング記憶部
７−８から読出されたタイミング信号７−８′に
より次の命令Ｄ（レジスタ間の転送命令）の実行
を開始する。同時に、TC7のＤ命令における第３
番目のステージの起動に同期してＤ命令（レジス
タ間の転送命令）にあらかじめ定められた通り、
タイミング記憶部７−８から読出されたタイミン
グ信号７−８′により次の命令Ｅの実行を開始す
る。
の起動に同期して、あらかじめ命令Ｃ（メモリ間
の演算命令）で定められた通りタイミング記憶部
７−８から読出されたタイミング信号７−８′に
より次の命令Ｄ（レジスタ間の転送命令）の実行
を開始する。同時に、TC7のＤ命令における第３
番目のステージの起動に同期してＤ命令（レジス
タ間の転送命令）にあらかじめ定められた通り、
タイミング記憶部７−８から読出されたタイミン
グ信号７−８′により次の命令Ｅの実行を開始す
る。
以上説明した通り、本発明の一実施例を適用し
たCPUは、次の命令の起動タイミングは、衝突
図を引くのではなく、各命令毎に次の命令を起動
してもすべての命令に対して衝突が発生しないタ
イミングで命令毎にあらかじめ定められているの
で、パイプライン動作をスケジユールするため
の、従来必要とされた第５図に示す起動タイミン
グ決定用のパイプライン制御回路が不要となり制
御回路を著しく簡略化する事が可能である。
たCPUは、次の命令の起動タイミングは、衝突
図を引くのではなく、各命令毎に次の命令を起動
してもすべての命令に対して衝突が発生しないタ
イミングで命令毎にあらかじめ定められているの
で、パイプライン動作をスケジユールするため
の、従来必要とされた第５図に示す起動タイミン
グ決定用のパイプライン制御回路が不要となり制
御回路を著しく簡略化する事が可能である。
又、各機能ユニツト間の同期関係が、従来の様
に固定された特定の期間に一律に同期するもので
はなく、１ステージ分の処理が単位となつて各機
能ユニツト間の１ステージ分の処理がすべて完了
してから次のステージへ移る。従つて、機能ユニ
ツトの設計では処理内容に融通性が増し、特にバ
スインタフエース部も、メモリのアクセス時間に
関係なくメモリ参照が完了した時点で１ステージ
分の処理の完了とする事ができ、パイプライン動
作の中にかなりの柔軟性が生じる。
に固定された特定の期間に一律に同期するもので
はなく、１ステージ分の処理が単位となつて各機
能ユニツト間の１ステージ分の処理がすべて完了
してから次のステージへ移る。従つて、機能ユニ
ツトの設計では処理内容に融通性が増し、特にバ
スインタフエース部も、メモリのアクセス時間に
関係なくメモリ参照が完了した時点で１ステージ
分の処理の完了とする事ができ、パイプライン動
作の中にかなりの柔軟性が生じる。
又、命令の動作図は、一律ではなく命令毎に最
適化されているので、汎用のデータ処理装置にも
容易に応用する事ができる。
適化されているので、汎用のデータ処理装置にも
容易に応用する事ができる。
以上詳細に説明した通り、本発明のパイプライ
ン制御方式は、上記の構成をとることにより、従
来のようにすべての命令が同一の動作図でなく命
令毎に最も適した動作図を持ち、各機能ユニツト
の同期関係は従来のように一律に固定された周期
ではなく１ステージ内の１処理の完了に基づいて
おり、又、命令の開始タイミングは従来のように
衝突図によるのではなく各命令毎に次の命令を起
動してもすべての命令に対して衝突が発生しない
タイミングをあらかじめ規定しているので、従来
のパイプライン制御方式に比較して、ハードウエ
ア量の増加も最少限に抑えられ、かつ設計におけ
る融通性も備えた高速なパイプライン制御方式を
得ることができるという効果を有している。
ン制御方式は、上記の構成をとることにより、従
来のようにすべての命令が同一の動作図でなく命
令毎に最も適した動作図を持ち、各機能ユニツト
の同期関係は従来のように一律に固定された周期
ではなく１ステージ内の１処理の完了に基づいて
おり、又、命令の開始タイミングは従来のように
衝突図によるのではなく各命令毎に次の命令を起
動してもすべての命令に対して衝突が発生しない
タイミングをあらかじめ規定しているので、従来
のパイプライン制御方式に比較して、ハードウエ
ア量の増加も最少限に抑えられ、かつ設計におけ
る融通性も備えた高速なパイプライン制御方式を
得ることができるという効果を有している。
特に、高性能化が著しいマイクロコンピユータ
へ応用した場合には、ハードウエア量の増加が最
少限であり、逐次処理に比較すると、大幅な処理
速度の改善が期待でき、実用効果を最も顕著に発
揮できる。
へ応用した場合には、ハードウエア量の増加が最
少限であり、逐次処理に比較すると、大幅な処理
速度の改善が期待でき、実用効果を最も顕著に発
揮できる。
第１図は、従来のパイプライン制御方式の一例
に用いたCPUのブロツク図、第２図は第１図に
示したCPUの命令の動作図、第３図ａ〜ｆは、
第２図に示した動作図で次の命令を各ステージ毎
に起動させた時の動作図、第４図は第２図に示し
た動作図によるCPUの衝突図、第５図は第２図
に示した動作図によるCPUのパイプライン制御
回路のブロツク図、第６図は第５図のパイプライ
ン制御回路のデータの変化を示す動作図、第７図
は本発明の一実施例に用いたCPUのブロツク図、
第８図ａ，ｂは第７図に示すCPUの命令の動作
図、第９図は第７図に示したCPUのタイムチヤ
ートである。 １−１……バスインタフエース部、１−２……
オペランドアドレス計算部、１−３……実行部、
５−１……シフトレジスタ、５−１−０，５−１
−１，５−１−２，５−１−３，５−１−４，５
−１−５……レジスタ、５−２……シフトクロツ
ク、５−３……命令開始信号、５−４……初期衝
突データ発生回路、５−５……組みゲート、７−
１……バスインタフエース部、７−２……オペラ
ンド計算部、７−３……実行部、７−４，７−
５，７−６……第１、第２、第３のステージ終了
フリツプフロツプ、７−７……ANDゲート、７
−７′……命令開始信号、７−８……タイミング
信号記憶部、７−８′……タイミング信号、TA1
〜TA6，TB1〜TB11，TC1〜TC6，TD1〜TD3……ス
テージ、tA1〜tA6，TC1〜tC8……タイミング。
に用いたCPUのブロツク図、第２図は第１図に
示したCPUの命令の動作図、第３図ａ〜ｆは、
第２図に示した動作図で次の命令を各ステージ毎
に起動させた時の動作図、第４図は第２図に示し
た動作図によるCPUの衝突図、第５図は第２図
に示した動作図によるCPUのパイプライン制御
回路のブロツク図、第６図は第５図のパイプライ
ン制御回路のデータの変化を示す動作図、第７図
は本発明の一実施例に用いたCPUのブロツク図、
第８図ａ，ｂは第７図に示すCPUの命令の動作
図、第９図は第７図に示したCPUのタイムチヤ
ートである。 １−１……バスインタフエース部、１−２……
オペランドアドレス計算部、１−３……実行部、
５−１……シフトレジスタ、５−１−０，５−１
−１，５−１−２，５−１−３，５−１−４，５
−１−５……レジスタ、５−２……シフトクロツ
ク、５−３……命令開始信号、５−４……初期衝
突データ発生回路、５−５……組みゲート、７−
１……バスインタフエース部、７−２……オペラ
ンド計算部、７−３……実行部、７−４，７−
５，７−６……第１、第２、第３のステージ終了
フリツプフロツプ、７−７……ANDゲート、７
−７′……命令開始信号、７−８……タイミング
信号記憶部、７−８′……タイミング信号、TA1
〜TA6，TB1〜TB11，TC1〜TC6，TD1〜TD3……ス
テージ、tA1〜tA6，TC1〜tC8……タイミング。
Claims (1)
- １ 複数の相異なる処理をそれぞれ行なう複数の
機能ユニツトであつて実行すべき命令の処理手順
に応じて同じ機能ユニツトが同一の命令に対し異
なる時間に違う処理を行なうように構成された複
数の機能ユニツトと、実行中の命令のデータと次
の命令のデータとが衝突しないように実行中の命
令のどの処理手順において次の命令の実行を開始
させるかを指定するタイミング信号を発生するタ
イミング制御手段と、前記複数の機能ユニツトの
それぞれに対応して設けられ当該機能ユニツトの
処理の完了状態を保持する複数の保持手段と、こ
れら保持手段のすべてが処理完了状態を保持する
ことに応答して各機能ユニツトに対し処理開始信
号を送出し各機能ユニツトが次の処理を同時に開
始するように制御する処理開始制御手段と、前記
タイミング信号に応答し次の命令の実行を前記処
理開始信号に同期して開始させる手段とを備える
ことを特徴とするパイプライン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14337183A JPS6033635A (ja) | 1983-08-05 | 1983-08-05 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14337183A JPS6033635A (ja) | 1983-08-05 | 1983-08-05 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033635A JPS6033635A (ja) | 1985-02-21 |
| JPS6359175B2 true JPS6359175B2 (ja) | 1988-11-18 |
Family
ID=15337225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14337183A Granted JPS6033635A (ja) | 1983-08-05 | 1983-08-05 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033635A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616662Y2 (ja) * | 1988-07-29 | 1994-05-02 | 日立工機株式会社 | 打込機 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1506972A (en) * | 1976-02-06 | 1978-04-12 | Int Computers Ltd | Data processing systems |
| JPS57105044A (en) * | 1980-12-23 | 1982-06-30 | Fujitsu Ltd | Interlock control system |
-
1983
- 1983-08-05 JP JP14337183A patent/JPS6033635A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6033635A (ja) | 1985-02-21 |
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