JPS6364797B2 - - Google Patents
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- JPS6364797B2 JPS6364797B2 JP55068016A JP6801680A JPS6364797B2 JP S6364797 B2 JPS6364797 B2 JP S6364797B2 JP 55068016 A JP55068016 A JP 55068016A JP 6801680 A JP6801680 A JP 6801680A JP S6364797 B2 JPS6364797 B2 JP S6364797B2
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- JP
- Japan
- Prior art keywords
- interrupt
- display
- memory
- register
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Digital Computer Display Output (AREA)
- Document Processing Apparatus (AREA)
Description
【発明の詳細な説明】
本発明は情報処理システムにおいて文字情報、
図形等を表示する表示装置に関する。[Detailed Description of the Invention] The present invention provides character information,
The present invention relates to a display device that displays figures and the like.
キヤラクタデイスプレイ装置（簡易図形を表示
可能なものを含む）において、スクロール、ペー
ジング等による仮想大画面内での画面移動時に、
移動することのない固定表示エリア（例えばメニ
ユー表示領域）を設けたいという要求がある。 In character display devices (including those capable of displaying simple figures), when moving the screen within the virtual large screen by scrolling, paging, etc.
There is a demand for providing a fixed display area (for example, a menu display area) that does not move.
本発明は上記実情に鑑みなされたもので、スク
ロール、ページング等の画面移動が伴う際に、そ
の表示情報とは別の他の特定の情報を元の情報を
破壊することなく任意の領域に表示させることの
できる表示装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and when screen movement such as scrolling or paging is involved, specific information other than the displayed information is displayed in an arbitrary area without destroying the original information. The object of the present invention is to provide a display device that can display images.
以下図面を参照して本発明の一実施例を説明す
る。第１図において、１０１はCPU（中央処理装
置）、１０２は本発明に係る表示装置、１０３は
CPU１０１と表示装置１０２との間のデータ転
送制御に供される入出力インターフエイス部であ
る。１０４は表示装置１０２全体の制御を司るマ
イクロプロセツサである。１０５は表示用リフレ
ツシユメモリ、１０６は割込みメモリであり、共
に表示情報（文字コード等）を貯えるが、割込み
メモリ１０６は割込み表示要求信号（Ｄ−IRP）
が発生した時のみ先頭から順次アクセスされる。
１０７はカラムカウンタ、ラインカウンタ、ロウ
カウンタ、更には水平・垂直同期信号発生回路等
を有してなるタイミングコントロール回路であ
り、このタイミングコントロール回路１０７より
発せられる各信号に同期してリフレツシユメモリ
１０５、割込みメモリ１０６等が読出し制御され
る。１０８乃至１１１は割込み表示領域を指定す
るレジスタであり、１０８はスタートカラムレジ
スタ、１０９はスタートロウレジスタ、１１０は
エンドカラムレジスタ、１１１はエンドロウレジ
スタである。１１２は上記した割込み表示領域を
指定する各レジスタ１０８乃至１１１の内容とタ
イミングコントロール回路１０７に設けられたカ
ラムカウンタ及びロウカウンタの内容とを比較
し、割込み表示指定期間（領域）に亘つて割込み
表示要求信号（Ｄ−IRP）を発生する比較回路で
ある。１１３は割込み表示要求信号がアクテイブ
（“１”）状態となつた際にリフレツシユメモリ１
０５の表示情報を禁止する第１の出力制御ゲー
ト、１１４は割込み表示要求信号がアクテイブ状
態となつた際に割込みメモリ１０６の表示情報を
許可する第２の出力制御ゲート、１１５は上記第
１、第２の出力制御ゲート１１３，１１４の出力
を論理和加算する論理和ゲートである。１１６は
論理和ゲート１１５より出力された表示情報（文
字コード）を文字パターン化する文字発生回路、
１１７は文字発生回路１１６より発せられた文字
パターン情報を直列信号に変換して映像信号化す
る並直列変換回路、１１８はCPT表示部である。 An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 101 is a CPU (central processing unit), 102 is a display device according to the present invention, and 103 is a
This is an input/output interface unit used to control data transfer between the CPU 101 and the display device 102. 104 is a microprocessor that controls the entire display device 102. Reference numeral 105 is a refresh memory for display, and reference numeral 106 is an interrupt memory, both of which store display information (character codes, etc.), but the interrupt memory 106 stores an interrupt display request signal (D-IRP).
They are accessed sequentially from the beginning only when this occurs.
Reference numeral 107 denotes a timing control circuit comprising a column counter, a line counter, a row counter, and a horizontal/vertical synchronization signal generation circuit. , interrupt memory 106, etc. are read-out controlled. 108 to 111 are registers for specifying the interrupt display area, 108 is a start column register, 109 is a start row register, 110 is an end column register, and 111 is an end row register. Reference numeral 112 compares the contents of the registers 108 to 111 specifying the above-mentioned interrupt display area with the contents of the column counter and row counter provided in the timing control circuit 107, and displays the interrupt over the interrupt display specified period (area). This is a comparison circuit that generates a request signal (D-IRP). 113 is the refresh memory 1 when the interrupt display request signal becomes active (“1”) state.
114 is a second output control gate that allows display information of the interrupt memory 106 when the interrupt display request signal becomes active; 115 is the first output control gate that prohibits the display information of the interrupt memory 106; This is an OR gate that ORs the outputs of the second output control gates 113 and 114. 116 is a character generation circuit that converts the display information (character code) output from the OR gate 115 into a character pattern;
117 is a parallel/serial conversion circuit that converts the character pattern information generated from the character generation circuit 116 into a serial signal and converts it into a video signal, and 118 is a CPT display section.
ここで作用を説明する。割込み表示領域を指定
するためのスタートカラムレジスタ１０８、スタ
ートロウレジスタ１０９、エンドカラムレジスタ
１１０、エンドロウレジスタ１１１には、割込み
表示を行なう位置並びに領域に対応した値がセツ
トされる。表示動作時において、リフレツシユメ
モリ１０５はタイミングコントロール回路１０７
の各信号に基づいて表示リフレツシユ動作を行な
つている。比較回路１１２はタイミングコントロ
ール回路１０７のカラムカウント値およびロウカ
ウント値と、割込み表示領域を指定するためのレ
ジスタ１０８〜１１１の設定値とを比較してお
り、タイミングコントロール回路１０７のカラ
ム・ロウカウント値が上記レジスタ１０８〜１１
１のセツト値により指定された割込み表示領域の
範囲内にあるときのみ、割込み表示要求信号（Ｄ
−IRP）を出力する。第２図はｍカラム×ｎロウ
の画面上における割込み表示領域の指定例を示す
もので、ｐ（x1，y1）はスタートカラムレジスタ
１０８およびスタートロウレジスタ１０９によつ
て指定された割込み領域のスタートロケーシヨ
ン、ｑ（x1，y2）はエンドカラムレジスタ１１０
およびエンドロウレジスタ１１１によつて指定さ
れたエンドロケーシヨンである。ここでタイミン
グコントロール回路１０７のカラムカウント値を
CC、同じくロウカウント値をRCとすると、〔（x2
≧CC≧x1）∧（y2≧RC≧y1）〕の期間内におい
てのみ、割込み表示要求信号（Ｄ−IRP）が発せ
られることになる。この割込み表示要求信号が出
力されないときは、第１の出力制御ゲート１１３
が開制御され、第２の出力制御ゲート１１４が閉
制御されて、リフレツシユメモリ１０５の表示情
報が選択され、割込みメモリ１０６の表示情報は
インヒビツトされる。而してリフレツシユメモリ
１０５より読出された表示情報は第１の出力制御
ゲート１１３、論理和ゲート１１５等を介して文
字発生回路１１６に送られ、パターン化された
後、並直列変換回路１１７を経て映像信号化さ
れ、更にCRT表示部１１８に送られて表示され
る。比較回路１１２より割込み表示要求信号が出
力されると、第１の出力制御ゲート１１３が閉制
御されると共に、第２の出力制御ゲート１１４が
開制御され、更に割込みメモリ１０６が読出し動
作を開始して、割込みメモリ１０６より読出され
た表示情報が選択的に出力され、リフレツシユメ
モリ１０５の表示情報の出力は禁止される。この
際、割込みメモリ１０６は割込み表示要求信号の
発生期間に亘り指定アドレスが順次インクリメン
トされて先頭番地より順次表示情報を読出し、垂
直同期信号により上記指定アドレスのクリア制御
が行なわれる。この割込みメモリ１０６より読出
された表示情報はCRT表示部１１８の予め設定
された割込み表示領域（例えば第２図に示す斜線
部分）に表示される。第３図はこの際の割込み表
示例を示すもので、図ａは割込み表示を行なわな
い際のリフレツシユメモリ１０５の表示情報に従
う表示例、図ｂは割込みメモリ１０６の表示情報
例、図ｃは破線で示す領域（ここではスタートカ
ラムレジスタ１０８に「４」、スタートロウレジ
スタ１０９に「１」、エンドカラムレジスタ１１
０に「５」、エンドロウレジスタ１１１に「３」
をセツトした場合を示している）に割込み表示を
行つた場合の表示例をそれぞれ示している。尚、
割込み表示を行なわない場合は、スタートロウレ
ジスタ１０９の値をエンドロウレジスタ１１１の
値よりも小さくしておくことにより、割込み表示
要求信号が発生せず、従つて割込み表示が行なわ
れない。 The effect will be explained here. In the start column register 108, start row register 109, end column register 110, and end row register 111 for specifying the interrupt display area, values corresponding to the position and area where the interrupt is displayed are set. During display operation, the refresh memory 105 is connected to the timing control circuit 107.
The display refresh operation is performed based on each signal. Comparison circuit 112 compares the column count value and row count value of timing control circuit 107 with the set values of registers 108 to 111 for specifying the interrupt display area, and compares the column count value and row count value of timing control circuit 107 are the above registers 108 to 11
The interrupt display request signal (D
-IRP). FIG. 2 shows an example of specifying an interrupt display area on a screen of m columns x n rows, where p(x 1 , y 1 ) is the interrupt area specified by the start column register 108 and start row register 109. The start location of q(x 1 , y 2 ) is the end column register 110
and the end location specified by the end row register 111. Here, the column count value of the timing control circuit 107 is
CC, and similarly, if the row count value is RC, then [(x 2
The interrupt display request signal (D-IRP) is issued only within the period of ≧CC≧x 1 )∧(y 2 ≧RC≧y 1 )]. When this interrupt display request signal is not output, the first output control gate 113
is controlled to open, second output control gate 114 is controlled to close, display information in refresh memory 105 is selected, and display information in interrupt memory 106 is inhibited. The display information read from the refresh memory 105 is sent to the character generation circuit 116 via the first output control gate 113, the OR gate 115, etc., and after being patterned, it is sent to the parallel-to-serial conversion circuit 117. The signal is then converted into a video signal and further sent to the CRT display unit 118 for display. When the comparison circuit 112 outputs an interrupt display request signal, the first output control gate 113 is controlled to close, the second output control gate 114 is controlled to open, and the interrupt memory 106 starts a read operation. Then, the display information read from the interrupt memory 106 is selectively output, and output of the display information from the refresh memory 105 is prohibited. At this time, in the interrupt memory 106, the specified address is sequentially incremented over the period of generation of the interrupt display request signal, and display information is sequentially read from the first address, and the specified address is cleared by the vertical synchronization signal. The display information read from the interrupt memory 106 is displayed in a preset interrupt display area (for example, the shaded area shown in FIG. 2) of the CRT display section 118. FIG. 3 shows an example of an interrupt display at this time. FIG. The area indicated by the broken line (here, "4" in the start column register 108, "1" in the start row register 109, and "1" in the end column register 11)
"5" in 0, "3" in end row register 111
The following shows an example of the display when interrupt display is performed. still,
If no interrupt display is to be performed, the value of the start row register 109 is set smaller than the value of the end row register 111, so that no interrupt display request signal is generated and therefore no interrupt display is performed.
このような割込み表示制御手段により、表示画
面の任意の領域に特定の情報を表示することがで
き、例えばスクロール、ページング等により画面
が移動しても、割込み表示情報（例えばメニユー
表示）を所望する領域に固定表示することができ
る。又、割込み表示情報を表示する際にリフレツ
シユメモリ１０５の内容を退避する必要はなく、
各メモリ１０５，１０６の表示情報が破壊される
ことはない。 With such an interrupt display control means, specific information can be displayed in any area of the display screen, and even if the screen moves due to scrolling, paging, etc., the interrupt display information (for example, menu display) can be displayed as desired. It can be displayed fixedly in the area. Furthermore, there is no need to save the contents of the refresh memory 105 when displaying interrupt display information.
The display information in each memory 105, 106 will not be destroyed.
以上詳記したように本発明によれば、画面移動
が伴う際に、その表示情報とは別の他の特定情報
を元の表示情報を破壊することなく任意の領域に
表示することのできる実用性の極めて高い表示装
置が提供できる。 As detailed above, according to the present invention, when a screen is moved, specific information other than the displayed information can be displayed in an arbitrary area without destroying the original display information. A display device with extremely high performance can be provided.
図は本発明の一実施例を説明するためのもの
で、第１図はブロツク図、第２図は割込み表示領
域例を示す図、第３図は割込み表示例を示す図で
ある。
１０５……リフレツシユメモリ、１０６……割
込みメモリ、１０７……タイミングコントロール
回路、１０８……スタートカラムレジスタ、１０
９……スタートロウレジスタ、１１０……エンド
カラムレジスタ、１１１……エンドロウレジス
タ、１１２……比較回路、１１３，１１４……出
力制御ゲート、Ｄ−IRP……割込み表示要求信
号。
The drawings are for explaining one embodiment of the present invention; FIG. 1 is a block diagram, FIG. 2 is a diagram showing an example of an interrupt display area, and FIG. 3 is a diagram showing an example of an interrupt display area. 105... Refresh memory, 106... Interrupt memory, 107... Timing control circuit, 108... Start column register, 10
9...Star row register, 110...End column register, 111...End row register, 112...Comparison circuit, 113, 114...Output control gate, D-IRP...Interrupt display request signal.
Claims (1)
び割込み表示情報を貯える割込みメモリと、割込
み表示領域を指定する割込み表示領域指定レジス
タと、この割込み表示領域指定レジスタの設定値
と現在の表示位置を示すカラム／ローカウント値
とを比較して、前記カラム／ローカウント値が前
記レジスタに設定された割込み表示領域の範囲内
にあるときのみ割込み表示要求信号を出力する比
較回路と、この比較回路より割込み表示要求信号
が出力されない際は前記リフレツシユメモリの表
示情報を選択し、前記割込み表示要求信号の出力
期間のみ前記割込みメモリの表示情報を選択する
ゲート回路とを具備してなることを特徴とした表
示装置。1. A refresh memory that stores display information, an interrupt memory that stores interrupt display information, an interrupt display area specification register that specifies the interrupt display area, and a column that indicates the setting value of this interrupt display area specification register and the current display position. A comparison circuit that compares the column/row count value with the row count value and outputs an interrupt display request signal only when the column/row count value is within the range of the interrupt display area set in the register; A display device comprising: a gate circuit that selects the display information of the refresh memory when no signal is output, and selects the display information of the interrupt memory only during the output period of the interrupt display request signal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6801680A JPS56164386A (en) | 1980-05-22 | 1980-05-22 | Display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6801680A JPS56164386A (en) | 1980-05-22 | 1980-05-22 | Display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164386A JPS56164386A (en) | 1981-12-17 |
| JPS6364797B2 true JPS6364797B2 (en) | 1988-12-13 |
Family
ID=13361603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6801680A Granted JPS56164386A (en) | 1980-05-22 | 1980-05-22 | Display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164386A (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192145A (en) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | Extended scroll system |
| JPS58195245A (en) * | 1982-05-08 | 1983-11-14 | Sanyo Electric Co Ltd | Text device |
| JPH0642137B2 (en) * | 1982-11-22 | 1994-06-01 | 株式会社日立製作所 | Display information processing device |
| JPS6061791A (en) * | 1983-09-14 | 1985-04-09 | ソニー株式会社 | display circuit |
| JPS61143836A (en) * | 1984-12-18 | 1986-07-01 | Hitachi Denshi Service Kk | Character display having scroll area specifying function |
| JPS61226794A (en) * | 1985-03-30 | 1986-10-08 | 株式会社シーエスケイ | Desired pattern insertion display system for scan type display unit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4070710A (en) * | 1976-01-19 | 1978-01-24 | Nugraphics, Inc. | Raster scan display apparatus for dynamically viewing image elements stored in a random access memory array |
| JPS5488733A (en) * | 1977-12-26 | 1979-07-14 | Casio Comput Co Ltd | Data display system |
-
1980
- 1980-05-22 JP JP6801680A patent/JPS56164386A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164386A (en) | 1981-12-17 |
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