JPS6366066B2 - - Google Patents
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- Publication number
- JPS6366066B2 JPS6366066B2 JP58210350A JP21035083A JPS6366066B2 JP S6366066 B2 JPS6366066 B2 JP S6366066B2 JP 58210350 A JP58210350 A JP 58210350A JP 21035083 A JP21035083 A JP 21035083A JP S6366066 B2 JPS6366066 B2 JP S6366066B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- hole
- current
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関する。
従来、第１図に示す様な電流源回路では、第１
のトランジスタ１のエミツタ３の面積及び抵抗５
の値を基準とし、第２のトランジスタ２のエミツ
タ４の面積をｎ倍とし抵抗６の値を１／ｎとして、 第１のトランジスタ１に流れるエミツタ電流のｎ
倍のエミツター電流が第２のトランジスタ２に流
れる様に構成されている。この為、トランジスタ
の形状、方向を揃え、素子間の整合をとつたり、
さらに温度分布を考慮して第２図に示した様に第
１のトランジスタ１のエミツタ面積を基準として
ｎ／２倍のエミツタ面積になる様な２つの電位ト
ランジスタ２′及び２″を両側にレイアウトし、こ
れによつて第１図の第２のトランジスタ２を実現
し、第２のトランジスタ２′及び２″のエミツタ４
及び４′をスルーホール１０，１１を用いて配線
し、ｎ倍のエミツタ面積の第２のトランジスタと
した。抵抗５，６には、配線５０，５１が横切つ
ている。この場合、トランジスタ２′及び２″のエ
ミツタ４及び４′の配線は、第２のトランジスタ
２′のエミツタ４を一層配線で直接抵抗６に接続
し、その一層配線の途中にスルーホール１０を設
ける。トランジスタ２″のエミツタ４′にスルーホ
ール１１を設け、そのスルーホール１０及び１１
を２層配線で接続する。第１のトランジスタ１は
直接、一層配線で抵抗５に接続している。スルー
ホールの抵抗をも考慮した第２図のレイアウトの
等価回路を第３図に示した。
のトランジスタ１のエミツタ３の面積及び抵抗５
の値を基準とし、第２のトランジスタ２のエミツ
タ４の面積をｎ倍とし抵抗６の値を１／ｎとして、 第１のトランジスタ１に流れるエミツタ電流のｎ
倍のエミツター電流が第２のトランジスタ２に流
れる様に構成されている。この為、トランジスタ
の形状、方向を揃え、素子間の整合をとつたり、
さらに温度分布を考慮して第２図に示した様に第
１のトランジスタ１のエミツタ面積を基準として
ｎ／２倍のエミツタ面積になる様な２つの電位ト
ランジスタ２′及び２″を両側にレイアウトし、こ
れによつて第１図の第２のトランジスタ２を実現
し、第２のトランジスタ２′及び２″のエミツタ４
及び４′をスルーホール１０，１１を用いて配線
し、ｎ倍のエミツタ面積の第２のトランジスタと
した。抵抗５，６には、配線５０，５１が横切つ
ている。この場合、トランジスタ２′及び２″のエ
ミツタ４及び４′の配線は、第２のトランジスタ
２′のエミツタ４を一層配線で直接抵抗６に接続
し、その一層配線の途中にスルーホール１０を設
ける。トランジスタ２″のエミツタ４′にスルーホ
ール１１を設け、そのスルーホール１０及び１１
を２層配線で接続する。第１のトランジスタ１は
直接、一層配線で抵抗５に接続している。スルー
ホールの抵抗をも考慮した第２図のレイアウトの
等価回路を第３図に示した。
第３図に於て抵抗５及び６の端４０及び４１と
各トランジスタのエミツタ３，４，４′間の電圧
降下即ちスルーホール抵抗による電圧降下Vthと
トランジスタのVBEによる電圧降下をVBErとし、
また、端子８と端子７間の電圧をVB、第１のト
ランジスタ１のエミツタ電流を、トランジスタ
２′及び２″のエミツタ電流を第１のトランジスタ
１のエミツタ電流のｎ／２倍、抵抗５，６は抵抗
値Ｒ及びＲ／ｎ、スルーホール抵抗はRthとすると 各々トランジスタVBEは トランジスタ１のVBE＝VB−R5×Ｉ トランジスタ２′のVBE＝VB−2R6×ｎ／２ トランジスタ２″の VBE＝VB−（2R６＋Rth２２＋Rth２３）×nI／２ となる。これより第１のトランジスタ１のVBE
と、トランジスタ２″のVBEには、スルーホール
抵抗Rthの電圧降下が含まれている事は明らかで
ある。この様にスルーホール抵抗の電圧降下によ
り、VBEが減少しｎ倍の電流比が精度よく実現出
来ないという欠点があつた。
各トランジスタのエミツタ３，４，４′間の電圧
降下即ちスルーホール抵抗による電圧降下Vthと
トランジスタのVBEによる電圧降下をVBErとし、
また、端子８と端子７間の電圧をVB、第１のト
ランジスタ１のエミツタ電流を、トランジスタ
２′及び２″のエミツタ電流を第１のトランジスタ
１のエミツタ電流のｎ／２倍、抵抗５，６は抵抗
値Ｒ及びＲ／ｎ、スルーホール抵抗はRthとすると 各々トランジスタVBEは トランジスタ１のVBE＝VB−R5×Ｉ トランジスタ２′のVBE＝VB−2R6×ｎ／２ トランジスタ２″の VBE＝VB−（2R６＋Rth２２＋Rth２３）×nI／２ となる。これより第１のトランジスタ１のVBE
と、トランジスタ２″のVBEには、スルーホール
抵抗Rthの電圧降下が含まれている事は明らかで
ある。この様にスルーホール抵抗の電圧降下によ
り、VBEが減少しｎ倍の電流比が精度よく実現出
来ないという欠点があつた。
本発明の目的は、かかる問題点を解決し、スル
ーホール抵抗による電圧降下を揃え、VBEを等し
くする事により精度のよい電流比を得る回路を提
供することにある。
ーホール抵抗による電圧降下を揃え、VBEを等し
くする事により精度のよい電流比を得る回路を提
供することにある。
本発明の半導体集積回路は、基準の電流が流れ
る第１のトランジスタのエミツタから第１の基準
電位点への電圧降下を、基準のｎ倍の電流が流れ
る第２のトランジスタのエミツタから第１又は第
２の基準電位点との間に入るスルーホールの数を
第１のトランジスタのエミツタと第１の基準電位
点に入るスルーホールのｎ倍個にすることによ
り、第２のトランジスタのエミツタから第１又は
第２の基準電位点への電位降下と等しくしたこと
を特徴とする。
る第１のトランジスタのエミツタから第１の基準
電位点への電圧降下を、基準のｎ倍の電流が流れ
る第２のトランジスタのエミツタから第１又は第
２の基準電位点との間に入るスルーホールの数を
第１のトランジスタのエミツタと第１の基準電位
点に入るスルーホールのｎ倍個にすることによ
り、第２のトランジスタのエミツタから第１又は
第２の基準電位点への電位降下と等しくしたこと
を特徴とする。
以下に図面を用いて本発明について詳細に説明
する。
する。
第４図は第１図の回路に対するレイアウトの本
発明による一実施例である。
発明による一実施例である。
第４図においては第１のトランジスタ１のエミ
ツタ３は、スルーホール１２を設け、二層配線及
びスルーホール１３を経て一層配線により、抵抗
５と接続する第１のトランジスタ１、ｎ倍のエミ
ツタ電流の流れるトランジスタをそれぞれｎ／２の エミツタ電流の流れる第２のトランジスタ２及び
第３のトランジスタ２′の２つに分ける。配線５
０，５１が抵抗５，６を横切る為そのエミツタ４
及び４′は、ｎ／２倍個のスルーホール１０，１
１、二層配線をへてｎ／２倍個のスルーホール１４ に接続され、一層配線で抵抗６に接続される。こ
のレイアウトを等価回路に示すと第５図の様にな
る。今、スルーホール抵抗２０〜２５の抵抗値を
それぞれrthとし、抵抗６及び５の抵抗値をＲ，
Ｒ／ｎとする、端子８と端子ｎの電圧をVBとし、第 １のトランジスタ２″のエミツタ電流３３をｎ／２Ｉ である。第５図を説明するため第６図を考える。
第６図に於て、ａは基準となる第１のトランジス
タ１のエミツタ３につながる配線の等価回路であ
る。ｂは第２のトランジスタ２のエミツタ４につ
ながる配線の等価回路を示す。ここでスルーホー
ル抵抗による電位降下Vthで第６図のａのVtr３１
と第６図のｂのVtr３０とを比べると、第６図の
ａのVtr３１は Vtr３１＝rth×Ｉ 第６図のｂのVtr３０は Vtr３０＝rth×２／ｎ×nI／２＝rth×Ｉ となり、スルーホール抵抗による電圧降下Vtrは
同様にしてVtr３０′，３１′も等しくなる。この
電位降下は一層から二層に用いる時のスルーホー
ル抵抗によるもの３０，３１と二層から一層に用
いる時のスルーホール抵抗によるもの３０′，３
１′とがあり、あたかもVBEを減少させる様な影
響をあたえる、スルーホールの電位降下はこのふ
たつの和でありVtr３５及び３６になる。この電
圧降下の和Vtr３５及び３６は、Vtr３０，３１及
び３０′，３１′が等しいので等しい。ここで第５
図に再び戻り基準となる第１のトランジスタ１の
エミツタ３と端子４０間の電圧降下３５と第２ト
ランジスタ２′及び第３のトランジスタ２″のエミ
ツタ４及び４′と端子４１間の電位降下３６とは
等しくまたひとつのスルーホールに流れる電流も
同一であるので、スルーホール自身による発熱も
一定となる。
ツタ３は、スルーホール１２を設け、二層配線及
びスルーホール１３を経て一層配線により、抵抗
５と接続する第１のトランジスタ１、ｎ倍のエミ
ツタ電流の流れるトランジスタをそれぞれｎ／２の エミツタ電流の流れる第２のトランジスタ２及び
第３のトランジスタ２′の２つに分ける。配線５
０，５１が抵抗５，６を横切る為そのエミツタ４
及び４′は、ｎ／２倍個のスルーホール１０，１
１、二層配線をへてｎ／２倍個のスルーホール１４ に接続され、一層配線で抵抗６に接続される。こ
のレイアウトを等価回路に示すと第５図の様にな
る。今、スルーホール抵抗２０〜２５の抵抗値を
それぞれrthとし、抵抗６及び５の抵抗値をＲ，
Ｒ／ｎとする、端子８と端子ｎの電圧をVBとし、第 １のトランジスタ２″のエミツタ電流３３をｎ／２Ｉ である。第５図を説明するため第６図を考える。
第６図に於て、ａは基準となる第１のトランジス
タ１のエミツタ３につながる配線の等価回路であ
る。ｂは第２のトランジスタ２のエミツタ４につ
ながる配線の等価回路を示す。ここでスルーホー
ル抵抗による電位降下Vthで第６図のａのVtr３１
と第６図のｂのVtr３０とを比べると、第６図の
ａのVtr３１は Vtr３１＝rth×Ｉ 第６図のｂのVtr３０は Vtr３０＝rth×２／ｎ×nI／２＝rth×Ｉ となり、スルーホール抵抗による電圧降下Vtrは
同様にしてVtr３０′，３１′も等しくなる。この
電位降下は一層から二層に用いる時のスルーホー
ル抵抗によるもの３０，３１と二層から一層に用
いる時のスルーホール抵抗によるもの３０′，３
１′とがあり、あたかもVBEを減少させる様な影
響をあたえる、スルーホールの電位降下はこのふ
たつの和でありVtr３５及び３６になる。この電
圧降下の和Vtr３５及び３６は、Vtr３０，３１及
び３０′，３１′が等しいので等しい。ここで第５
図に再び戻り基準となる第１のトランジスタ１の
エミツタ３と端子４０間の電圧降下３５と第２ト
ランジスタ２′及び第３のトランジスタ２″のエミ
ツタ４及び４′と端子４１間の電位降下３６とは
等しくまたひとつのスルーホールに流れる電流も
同一であるので、スルーホール自身による発熱も
一定となる。
これまでに詳細に説明した様に各々トランジス
タのエミツタと抵抗の間には、基準となるトラン
ジスタのエミツタと端子４０間と同じ電圧降下を
生じるのでｎ倍のエミツタ電流をとる場合スルー
ホール抵抗のエラーが含まれる事なく、またひと
つのスルーホールに同一電流を流す事により、発
熱に対して均一になるので、電流による抵抗の変
化も同一となり、スルーホールを入れる事による
電流の整合に対する影響はなくなる。この為ｎ倍
の電流を得る回路を得る事が容易にできるという
効果がある。
タのエミツタと抵抗の間には、基準となるトラン
ジスタのエミツタと端子４０間と同じ電圧降下を
生じるのでｎ倍のエミツタ電流をとる場合スルー
ホール抵抗のエラーが含まれる事なく、またひと
つのスルーホールに同一電流を流す事により、発
熱に対して均一になるので、電流による抵抗の変
化も同一となり、スルーホールを入れる事による
電流の整合に対する影響はなくなる。この為ｎ倍
の電流を得る回路を得る事が容易にできるという
効果がある。
第１図はカレントミラーの一例を示す回路図、
第２図は、第１図の一従来例の半導体集積回路を
示す部分平面図、第３図は第２図の等価回路図、
第４図は第１図の本発明による一実施例の半導体
集積回路を示す部分平面図、第５図は第４図の等
価回路、、第６図ａは第１のトランジスタのエミ
ツタにつながる配線の等価回路、同図ｂは、第２
のトランジスタにつながる配線の等価回路を示
す。 １，２，２′……トランジスタ、３，４，４′…
…エミツタ、５，６……抵抗、７，８……端子、
１０，１１，１２，１３，１４……スルーホー
ル、２０，２１，２２，２３，２４，２５……ス
ルーホール抵抗、３０，３１……スルーホールに
よる電圧降下、３２，３３……エミツタ電流、３
４……二層配線、３５，３６……エミツタと抵抗
間の電圧、５０，５１……アルミ配線。
第２図は、第１図の一従来例の半導体集積回路を
示す部分平面図、第３図は第２図の等価回路図、
第４図は第１図の本発明による一実施例の半導体
集積回路を示す部分平面図、第５図は第４図の等
価回路、、第６図ａは第１のトランジスタのエミ
ツタにつながる配線の等価回路、同図ｂは、第２
のトランジスタにつながる配線の等価回路を示
す。 １，２，２′……トランジスタ、３，４，４′…
…エミツタ、５，６……抵抗、７，８……端子、
１０，１１，１２，１３，１４……スルーホー
ル、２０，２１，２２，２３，２４，２５……ス
ルーホール抵抗、３０，３１……スルーホールに
よる電圧降下、３２，３３……エミツタ電流、３
４……二層配線、３５，３６……エミツタと抵抗
間の電圧、５０，５１……アルミ配線。
Claims (1)
- １ 多層配線を用いた半導体集積回路に於て、基
準の電流が流れる第１のトランジスタのエミツタ
から第１の基準電位点への電圧降下と、基準のｎ
倍の電流が流れる第２のトランジスタのエミツタ
から前記第１の基準電位点への電圧降下を、第１
のトランジスタのエミツタと前記第１の基準電位
点との間に入るスルーホールのｎ倍個のスルーホ
ールを第２のトランジスタのエミツタと、第１の
基準電位点間に入れたことにより等しくしたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210350A JPS60102764A (ja) | 1983-11-09 | 1983-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210350A JPS60102764A (ja) | 1983-11-09 | 1983-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60102764A JPS60102764A (ja) | 1985-06-06 |
| JPS6366066B2 true JPS6366066B2 (ja) | 1988-12-19 |
Family
ID=16587939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210350A Granted JPS60102764A (ja) | 1983-11-09 | 1983-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102764A (ja) |
-
1983
- 1983-11-09 JP JP58210350A patent/JPS60102764A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60102764A (ja) | 1985-06-06 |
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