JPS63795B2

JPS63795B2 -

Info

Publication number: JPS63795B2
Application number: JP6671376A
Authority: JP
Inventors: Masataka Hirasawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1976-06-08
Filing date: 1976-06-08
Publication date: 1988-01-08
Also published as: JPS52149494A

Description

【発明の詳細な説明】本発明は多数の液晶セグメントを有した液晶表
示部への電圧供給方式を改善した液晶表示装置に
関するものである。

近年、電子式卓上計算機に代表されるように各
種デジタル電子機器においては、電子回路をＰ型
とＮ型の両チヤネル型のMOSトランジスタで形
成したいわゆる相補型回路構成で集積化し、更に
表示装置として液晶（Liquid Crystal略してLC）
を用いることにより、低消費電力化及びセツトの
小形化をはかろうとする要求が強い。例えば電子
式腕時計では１〜２年間電池交換不要のものが開
発され、電卓においても使用時間が1000時間程度
は電池交換不要のものが開発されている。

しかしながら従来の電卓等では、使用時にパワ
ースイツチを閉成し、不使用時にこのスイツチを
開放するが、このスイツチの開閉は手動で行なわ
なければならないため、機器の使用時と次の使用
時との間でスイツチ開放の手間を省くとか、不使
用時となつてもスイツチの開放を忘れる等で無駄
な電力を消費する場合がある。この問題をなくす
ため、機器を使用した後、一定時間経過後に駆動
用クロツクパルスを止めてスイツチを切つたのと
等価の動作が行なわれるようにする試みがなされ
たが、これによる機器の不動作期間のLC表示の
扱い方が困難な問題として残つた。

第１図は従来のLC表示部を示す回路図、第２
図は同タイミングチヤートであるが、これらは後
述の本発明の実施例にも使用するものである。こ
こで第１図ａはLCのダイナミツク駆動方法のう
ち最も簡単な1/2デユーテイ（duty）、1/2プリバ
イアス（prebias）方式でのLC表示部の結線例
で、ここでは表示桁が電卓等における１桁８セグ
メント（日の字形配置の７セグメントと小数点の
１セグメント）で構成される場合を示した。第１
図ｂは同図ａの液晶セグメントの等価回路図であ
る。第２図ａ，ｂは表示データをビツトシルアル
（bit serial）、デジツトシリアル（digit serial）
で処理する場合の各種タイミング波形図である。

第２図ａにおいてはφ₂は１桁のデータがビツ
トシリアルの場合のビツトの区切りをつけるクロ
ツクパルスで、通常は読出しパルスである。φ₁
はパルスφ₂と対で発生し、フリツプフロツプ、
シフトレジスタ等のデータ読込みパルスである。
T₁、T₂、T₄、T₈は１桁のデータが４ビツト構成
のときビツト位置指定を行なうビツトパルス、d₁
〜d_oは演算サイクルがｎ桁であるとき桁位置を指
定するデジツトパルスである。第２図ｂはLCの
走査信号H₁，H₂とこの信号を発生するのに用い
られる信号を示す。d_iはある桁のデジツトパル
ス、φ_LAは１表示期間を示すパルスで、その周期
は0.2〜10ｍsec程度である。従つてパルスd_iがφ_LA
に対応するときはd_iをφ_LAにすることができる。
上記或る演算桁指定のパルスd_iは所定の周波数ま
で分周され、前記交流駆動のための極性切換え信
号とダイナミツク表示のための表示部を指定する
走査指定信号を発生する。本実施例の場合1/2デ
ユーテイであるから、これら２つの信号間の周波
数は1/2分周の関係があり、E₁を走査指定信号と
するとその1/2分周のE₂とE₃が極性切換え信号に
なる。即ちE₂はLCセグメントの駆動データ信号
の極性切換え用、E₃は走査信号の極性切換え用
である。走査信号H₁，H₂は各々３つのレベルを
要求される。即ち電卓の中心部CPUが電圧０
〔Ｖ〕と−３〔Ｖ〕の２つの電位レベル間で動作
し、LC駆動の最大電圧振巾が3.0〔Ｖ〕の場合、
信号H₁，H₂の３つのレベルは通常０〔Ｖ〕、−1.5
〔Ｖ〕、−3.0〔Ｖ〕が用いられる。この場合、信号
H₁，H₂の両端のレベル即ち０〔Ｖ〕と−３〔Ｖ〕
で表示タイミングとなる部分を走査するが、この
位置は信号E₁により指定され、走査信号H₁は信
号E₁の−3.0〔Ｖ〕（低レベル）、走査信号H₂は信
号E₁の０〔Ｖ〕（高レベル）で指定される。そし
て信号E₃により走査信号H₁，H₂のレベル極性が
切換えられる。表示タイミングが指定されない期
間は信号H₁，H₂のレベルは中間レベルの−1.5
〔Ｖ〕となる。A₁はセグメント駆動用データ信号
で、この信号が信号H₁，H₂に対応して０〔Ｖ〕
か−３〔Ｖ〕かで液晶表示の可否が決められる。
第２図ｂは第１図ａの１桁目の一番右のセグメン
トSE₁が表示可能な状態で、右から５番目のセグ
チントSE₅が不表示である状態を示してある。な
おデータ側極性切換信号E₂の周波数は20Hz〜1k
Hz程度である。

しかして本発明は上記問題点に鑑みてなされた
もので、上記低消費電力化に優れたLCには、そ
の化学的特性から交流電圧（交番電圧）を印加し
て積算された電圧成分を零にすることが、LC寿
命をながくする上で重要である点に着目し、機器
の低消費電力化を行ないながらLCの長寿命化を
はかり得る液晶表示装置を提供しようとするもの
である。

以下図面を参照して本発明の一実施例を説明す
る。第３図は同実施例の回路構成図であるが、以
下の説明に当つては、第１図及び第２図の波形例
に対応させ、低レベル（−3.0Vレベル）を論理
“１”即ちセツト、高レベル（0Vレベル）を論理
“０”即ちリセツトとする負論理を用いる。第３
図において１１は集積回路部分、１２，１３はこ
の集積回路に直流電源（３〔Ｖ〕）１４から電力供
給を行なう端子、１０はパワースイツチ、１５，
１６は集積回路１１内に形成されている電卓の演
算回路（図示せず）にデータ入力或いはフアンク
シヨン命令を与えるための入力端子で、これら入
力端子１５，１６への入力導入手段としては、各
入力端子と接他或いは−３〔Ｖ〕端子間に配置し
たスイツチを介して行なうとか、入力端子に配置
したスイツチを介してデジツトパルス或いはビツ
トパルスを供給するとかの方法がある。入力端子
１５，１６への入力信号の識別は例えば抵抗１
７，１８によつて行なう。なお抵抗１７，１８の
代りにFETによる等価抵抗、或いはFETを一定
周期で導通させて入力信号がない場合のレベルを
ダイナミツク的に設定するなどしてもよい。１９
は表示データを保持するレジスタで、演算桁がｎ
桁で１周期となりかつ１桁がビツト“１”、“２”、
“４”、“８”のBCDコードがシリアルに動作する
場合は、ビツト単位毎に発生する一対のクロツク
パルスφ₁，φ₂をシフトパルスとする４×ｎ個縦
続接続され、その最終段出力は初段入力に帰還さ
れる。２０はシフトレジスタ１９内をビツト毎に
シフトしていくデータをデジツト毎に１回ラツチ
して前記“１”、“２”、“４”の“８”のシリアル
なデータをパラレル信号として出力するための記
憶回路である。２１はこの回路２０から出力され
る４つのデータ信号を入力とし、各桁毎にそれぞ
れセグメントが表示か不表示かを示す信号を導出
するデコーダで、この場合第１図ａのLC表示部
の各桁とも同一内容の８セグメントをもつから、
これらセグメントSE₁〜SE₈にそれぞれ対応した
計８個の出力を有する。この出力としては、表示
しようとする場合に低レベル信号が導出されるも
のと考える。このデコーダ２１は一連の論理演算
実行中にのみセツトする信号Ｆの反転信号を導
入し、デコーダ機能を禁止させれば、シフトレジ
スタ１９内の演算実行中のデータの変化をLC表
示部にはあらわれず、全桁不表示とすることもで
きる。２２はLC表示部をダイナミツク表示する
ため走査指定信号E₁によりセグメントSE₁，SE₅
を走査する回路で、信号E₁が低レベルのときセ
グメントSE₅用の出力が、信号E₁が高レベルのと
きセグメントSE₁用の出力が切換えられて導出さ
れる。この場合図示されていないが、SE₂とSE₆、
SE₃とSE₇、SE₄とSE₈についても同様にして考え
ればよい。２３はLC表示部の点灯状態切換回路、
２４はLCセグメントの両端に印加される電圧を
交番させるための回路である。この交番用（交流
駆動用）回路は極性切換信号E₂と回路２２，２
３からの導出信号との排他的論理和をとり、信号
E₂が低レベルの場合は表示しようとする信号を
高レベル信号として、信号E₂が高レベルの場合
は表示しようとする信号を低レベル信号として出
力する。２５は回路２４からの出力をデジツト毎
にシフトするシフトレジスタで、φ₂とT₈φ₁をシ
フト用クロツクパルス、または₈ ₁，₈ ₁をク
ロツクパルスとする７個のシフトレジスタの縦続
接続回路である。２６はこの回路２５の各レジス
タの各入力端または出力端に入力端を接続した８
個の記憶回路からなり、各出力は第１図ａのそれ
ぞれ対応する端子に接続される。上記回路２６の
各記憶回路は表示サイクル間例えば第２図ｂの期
間α₁、α₂、β₁、β₂の最終状態で回路２５から出力
される状態を記憶し、次の表示サイクル間に同一
レベルを保持してLC駆動を行なうものであり、
回路２６からのLC駆動タイミングと回路２６或
いは２５以前の回路の動作状態は１表示サイクル
期間だけ異なつている。

２７は演算の桁指定を行なうデジツトパルスd_i
を受けて上記１表示サイクル巾を１周期とする信
号を得るための分周器または計数回路、２８は表
示サイクル毎に１回発生する例えばクロツクパル
スφ_LAを得る回路である。２９は表示サイクルと
同一周期の信号例えば回路２７の出力を受けて走
査指定信号E₁を出力する分周回路、３０はこの
信号E₁を受けて切換信号E₂を出力する分周回路、
３１はこの信号E₂を１表示サイクル間遅延する
ための信号例えばT₈φ₁，φ_LAをクロツクパルスと
する遅延回路であり、この回路３１は極性切換信
号E₃を出力する。３２′は信号E₁を受け、またE₃
をオア回路４７で受けて３つの電位レベルをもつ
走査信号H₁を発生する回路である。走査信号H₂
についても₁を走査指定信号としかつ回路３２
と対応した回路から得ることができる。回路３２
には走査信号H₁の３つのレベルに対応した電圧
が供給されるが、そのうち最高電位０〔Ｖ〕と最
低電位−３〔Ｖ〕は、FET３２，３３と３４，３
５を介して出力され、中間電位−1.5〔Ｖ〕は電圧
分割回路３６から与えられ、FET３７，３８を
介して出力される。電圧分割回路３６は、抵抗
R₁，R₂（R₁＝R₂）の直列回路とこれに直列に介
挿されたFET（スイツチング素子）３９を−3.0
〔Ｖ〕電源と接地間に設け、抵抗R₁とR₂の接続点
を出力端とする。ここではFET３９を出力端と
接地間に配置したため該FETチヤネル型で構成
した。このFET３９を−３〔Ｖ〕電源と出力端間
に配置する場合は該FETをＮチヤネル型とする
とよい。以上により、従来は−1.5〔Ｖ〕の電圧を
集積回路外から電圧コンバータを介して得るのが
通常であつたが、本回路により集積回路内で３つ
のレベルを有した信号が得られることが分る。

４０は回路３６での電力消費を減少化させるた
めの計時回路であり、入力端子１５或いは１６か
ら入力信号が導入された後、或いは入力信号によ
り一連の論理演算終了後に設定された時間だけセ
ツト状態となる。このための方法としては、(イ)或
るパルスを分周回路で順次分周して前記設定時間
巾のパルスを得るとか、(ロ)シフトレジスタを縦続
接続した記憶回路と加算器或いは全減算器を組合
わせて一定時間毎にデータを加えるとか減算し、
上記記憶回路の内容を変化させて時間を計時する
方法等があるが、第３図では第４図で示される如
き1/2分周回路を11段縦続接続した１／2048分周
の分周回路４１を用いた。この回路４１の入力と
しては、電卓の論理演算部とLC駆動回路内で一
番周期が長いのは切換信号E₂であるため、便宜
上この信号を用いた。このE₂の周期は１〜50ｍ
sec程度が一般的であるが、ここでは20ｍsecとす
る。また前述の計時回路４０の設定時間とは、論
理演算実行後にLC表示部で表示されたデータを
人間が読取るとか、筆記するのに充分の時間であ
ればよく、例えば20秒程度に設定される。第１０
図は上記(ロ)項で説明したものの一例で、B₁′〜
B_o′はシフトレジスタの縦続接続回路、ａは全加
算器、ｆはＲ−Ｓフリツプフロツプ回路である。
４２は計時回路４１の計時開始を命令する信号を
発生する回路で、入力端子１５または１６から入
力信号が導入されると、それに対応して出力を発
するようにしてもよいが、一連の論理演算実行後
に一定のパルスを出力する回路としてもよい。即
ち回路４２は１／2048分周の分周器４１の全段を
セツトする。回路４１の入力には回路４１の出力
がセツト状態となることにより入力禁止回路４３
を介して信号E₂が供給される。この信号E₂は20
ｍsecの周期であり、また回路４２の出力タイミ
ングは信号E₂の一周期内で不定のため、計数回
路４１の出力は第４図に示されるように、回路４
２の出力によつてセツトした後、信号E₂の1024
周期内にリセツトすることになる。即ち入力端子
１５，１６に入力信号が入れば、回路４１の出力
は20.46〜20.48秒間セツトする。そして再び入力
端子１５，１６に新たな入力が与えられない限り
禁止回路４３により分周入力は禁止されるため、
リセツト状態が、端子１５，１６に新たに入力信
号が得られるまで保持される。４４は計時回路４
１のセツト状態を１表示期間遅延し走査信号と
LC駆動信号A₁〜A₈との信号供給タイミングを合
わせる回路で、T₈φ₁，φ_LAをクロツクパルスとす
るシフトレジスタで構成される。

計時回路４０の出力はインバータ４５で反転さ
れ、切換回路２２の出力とオア論理がとられて排
他的オア回路２４へ導入される。従つて計時回路
４０の出力がリセツトするとデコーダ２１の出力
或いはシフトレジスタ１９内のデータ内容に関係
なく回路２４の入力は表示状態つまり低レベルと
なるから、LC駆動信号A₁〜A₈は全て計時回路４
０がリセツトすると１表示期間内即ち５ｍsec以
内には極性切換信号E₃と同一になる。

電圧分割回路３６のスイツチング素子３９には
遅延回路４４の出力が供給され、該素子３９がオ
ンして回路３６の出力部には−1.5〔Ｖ〕信号が導
出される。そしてこの素子３９のオン期間は、セ
グメント駆動用データ信号が記憶回路２６からそ
れぞれ導出される期間と一致し、この期間に演算
処理の結果がLC表示部に出力されることになる。
一方、遅延回路４４の出力がリセツトの場合は、
スイツチング素子３９がオフするため、分割回路
３６は遮断され、その出力は抵抗R₁を介して−
３〔Ｖ〕になる。この時走査信号H₁に対する指定
信号E₁は回路４４の反転出力とオア回路４７で
論理をとられることにより、走査信号H₁の波形
は信号E₃の反転パルスとなつて出力される。従
つて計時回路４０がリセツト時には、走査信号
H₁が信号E₃の反転信号、走査信号A₁〜A₈が信号
E₃と同一信号となり、この信号A₁〜A₈で駆動さ
れる全てのLCセグメントは表示状態となる。残
りのLCセグメントについても同様に考えること
ができる。勿論この時、各LCセグメントに印加
される電圧の極性は交番しているため、計時回路
のリセツト時間がいかに長くてもLC寿命に対し
て問題は生じない。

抵抗R₁，R₂の値はFET３９がオンのときの消
費電流を極力小さくするため、大きな値に設定す
る必要があるが、LC表示装置が寄生的に有する
数10pFから1000pFの容量を考慮して10〜200kΩ
程度に設定される。このようにLC表示装置を表
示させたい時だけ電圧分割回路３６を動作させれ
ば、この部分での消費電力を大巾に削減できる。
そしてLC表示期間以外には全セグメントに良好
に交番電圧を与えて点灯できるためLC寿命につ
いての問題も生じない。また電圧分割回路３６は
集積回路１１内に形成されているため、該回路外
で使用される個別部品数の減少化も可能である。
また本実施例の回路構成は、パワースイツチ１０
の切り忘れによる回路内での消費電力を電圧分割
回路３６以外での消費電力に限定し得るし、また
必要以外は機器の動作をとめてパワースイツチを
遮断したのと等価の作用を行なわせてパワースイ
ツチ１０を省略し、電卓等の機器の信頼性を向上
しようとする目的には有効である。

また前述したように、セグメントSE₂とSE₆、
SE₃とSE₇、及びSE₄とSE₈の各セグメント駆動信
号をセグメントSE₁とSE₅の場合と同様に構成し
てやれば、第１図ａの表示部の全セグメントを計
時回路４０のリセツト時に表示状態にしておくこ
とができる。一方、セグメント表示制御回路２３
を第５図ａに示すように、計時回路４０がセツト
時にのみ回路２２の出力を回路２４へ伝え、それ
以外には信号伝達を禁止する回路に置換えれば、
計時回路４０のリセツト後全ての液晶には最大−
1.5〔Ｖ〕の電圧しかかからなくなり、従つて全て
の液晶セグメントを不表示状態にできる。また第
５図ｂに示すように、回路４０がリセツト時には
回路２２から回路２４への信号伝達を禁止し、特
定のセグメントのみに例えば信号d_iを回路２４へ
伝達すれば、回路４０のリセツト後に特定のセグ
メント例えばセグメントSE₁とSE₅のみを表示状
態にすることができる。上記のように全セグメン
ト或いは特定セグメントのみを計時回路４０のリ
セツト後に表示状態にすることは、電卓等の機器
に電力を供給中であることを識別できて好都合で
ある。

またLC表示装置のみの動作を中止させ、全セ
グメントを不表示とする場合は、第３図の回路３
２に供給される回路３１の出力を、遅延回路４４
の出力のリセツト状態でセツトとすることにより
LC駆動信号の交番を中止させて例えば接地レベ
ルに固定し、かつセグメント信号A₁〜A₈，B₁〜
B₈，C₁〜C₈，D₁〜D₈を、記憶回路２６を遅延回
路４４のリセツト状態でリセツトさせて得ると
か、また記憶回路２５の出力を回路４４のリセツ
ト状態でリセツトし、これを回路２６に与えて各
セグメント信号を得るとかすれば、これら信号も
交番を中止し、例えば接地レベルとなつて全LC
セグメントを不表示状態にすることができる。こ
のための方法として更に第６図に示すように、表
示制御回路２４の出力を回路４０のリセツト期間
にアンド回路５１で禁止すれば、簡単にセグメン
ト駆動信号を接地レベルに固定できる。また走査
信号H₁，H₂側の交番中止もオア回路５２により
行なえ、接地レベルに固定できる。

また電卓等のキー操作がなされた後に一定時間
経過すれば、新たなキー入力があるまで機器の一
部或いは全部のシーケンシヤルな演算動作を中止
させたり電力供給を断つて低電力化をはかろうと
する場合には、LC駆動信号の交番を中止し各LC
セグメント両端間の電位差を零とすることが、
LC寿命及び低電力化に対して好都合である。こ
の場合計時回路４０を、前記キー入力後の一定時
間を得るための計時回路として用いればよい。そ
してこの計時回路がリセツトし、第３図または第
６図の回路でのシーケンシヤルな動作を中止する
ため、シフト用クロツクパルスを一方のレベルに
固定したり、機器の電力供給を中止すればよい。
ただしこのシフト用クロツクパルスが供給される
記憶要素がダイナミツク型である場合には、第７
図ａまたはｂに示される如くこの記憶要素５３の
電位を固定するため、計時回路４０からスイツチ
素子５４にリセツト情報を供給したり、回路１
９，２５のように上記記憶要素が多数個接続され
る場合は、第７図ｃに示すようにシフト用クロツ
クパルス例えばφ₁またはT₈φ₁を計時回路４０の
リセツト情報をセツトさせた後各記憶要素のシフ
ト用クロツクパルスとして与えればよい。一方、
計時回路４０のリセツトにより機器への電力供給
を中止する場合は、回路２６，３２′，３２″等へ
の電力供給を中止すればよい。

以上第３図の説明では、電卓等の演算実行後の
データを表示させる場合の例を用いたが、演算を
実行せずに単にシフトレジスタ１９のデータ表示
のみを行ないたい場合には、入力端子１５または
１６と同様の入力端子を設けてこれからの入力信
号で回路４２を介して計時回路４０をセツトして
もよいし、また第３図に示すように入力端子１５
から特定のタイミングパルス例えばd_iを与え、演
算回路に導入される信号のうちd_iのタイミングの
みアンド回路４６で禁止してもよい。

第８図は電圧分割回路３６の変形例で、スイツ
チ素子６１，６２を抵抗R₁，R₂に直列接続した
場合の例である。素子６２のゲートには回路４４
の出力が、その反転出力が素子６１に与えられる
から、回路４４がセツト時のみ素子６１，６２が
オンして−1.5〔Ｖ〕出力を送出し、回路４４がリ
セツト時には−1.5〔Ｖ〕出力は不定となる。しか
し上記リセツト時には回路３２で回路４４の出力
電位は使用してないから問題ない。

第９図は第８図の変形例で、アンド回路６３で
回路４４の出力と一定周期のクロツクパルス例え
ばT₁との論理をとつたものである。従つてこれ
らの論理が成立した場合のみ−1.5〔Ｖ〕出力が送
出される。そしてパルスT₁が不成立となつて素
子６１，６２がオフしても、回路３２を介して接
続されるLCは容量性であり、そのリーク抵抗は
１〜200MΩ以上のため、T₁成立時に出力された
回路３２の出力の−1.5〔Ｖ〕はこの回路の出力容
量、LC容量にダイナミツク的に保持される。本
回路により消費電力は第８図の場合より更に低減
される。

なお上記各実施例ではLCを駆動するための回
路として1/2デユーテイ、1/2ブリバイアスの場合
を説明したが、1/3デユーテイ、1/4デユーテイ等
の場合でもよいし、また抵抗R₁とR₂等の抵抗比
を適当に設定することにより実施例とは異なる電
位を得るようにしてもよい。また第３図の回路２
２部分の４つの出力を更にビツト信号T₁，T₂，
T₄，T₈で走査することにより、回路２３，２４
を１つにまとめた構成のLC駆動用回路にも実施
することができる。

以上説明した如く本発明によれば、計時回路の
設定時間経過後に、液晶駆動電圧発生回路の動作
を停止してLCを交番駆動するようにしたので、
LCの長寿命化、低消費電力化が可能であり、ま
た電卓等の機器の使用後一定時間経つてからパワ
ースイツチを切つたのと等価の動作が行なわれる
ようにする場合のLC表示の扱いが良好に実施可
能となる。また集積回路外から供給される２つの
電圧からこれらの間の電圧レベル（例えばプリバ
イアス電圧レベル）を集積回路のチツプ内で得る
ので、集積回路の外部導出ピン（端子）数が削減
されるものである。

【図面の簡単な説明】

第１図ａは従来のLC表示部を示す回路図、同
図ｂは同一部等価回路図、第２図ａ，ｂは同タイ
ミングチヤート、第３図は本発明の一実施例の構
成を示すブロツク図、第４図は同タイミングチヤ
ート、第５図ないし第１０図はそれぞれ本発明の
他の実施例を説明するための回路図である。 SE₁〜SE₈……LCセグメント電極、２３……表
示状態切換回路、２４……交流駆動用回路、２６
……セグメント駆動回路、３２，３２′……走査
信号発生回路、３６……電圧分割回路、４０……
計時回路、４１……分周回路。

Claims

【特許請求の範囲】１多数の液晶セグメントをそなえた液晶表示部
と、該液晶表示部の駆動に用いられる第１の電圧
レベルと第２の電圧レベルとの間の第３の電圧レ
ベルを前記第１、第２の電圧レベル間の電圧分割
抵抗で発生するため前記第１、第２の電圧の供給
端子間に設けられた複数抵抗の直列回路及びこれ
に直列介挿されたスイツチ素子を有する液晶駆動
電圧発生回路と、前記第１ないし第３の電圧レベ
ルを用い表示すべき内容に応じて前記液晶セグメ
ントを交番駆動する液晶駆動回路と、計時動作開
始信号が与えられると設定時間の計時を行なう計
時回路と、該計時回路の設定時間経過後に前記ス
イツチ素子をオフとして前記液晶駆動電圧発生回
路の動作を停止する手段とを有し、前記液晶駆動
電圧発生回路と液晶駆動回路が同一集積回路内に
集積されてなり、前記計時回路の設定時間計時後
に前記スイツチ素子をオフとして前記液晶駆動電
圧発生回路の動作を停止すると共に該液晶駆動電
圧発生回路に供給される２つの電圧レベルの一方
を出力せしめて前記液晶の交番駆動を継続する構
成を具備したことを特徴とする液晶表示装置。２多数の液晶セグメントをそなえた液晶表示部
と、該液晶表示部の駆動に用いられる第１の電圧
レベルと第２の電圧レベルとの間の第３の電圧レ
ベルを前記第１、第２の電圧レベル間の電圧分割
抵抗で発生するため前記第１、第２の電圧の供給
端子間に設けられた複数抵抗の直列回路及びこれ
に直列介挿されたスイツチ素子を有する液晶駆動
電圧発生回路と、前記第１ないし第３の電圧レベ
ルを用い表示すべき内容に応じて前記液晶セグメ
ントを交番駆動する液晶駆動回路と、計時動作開
始信号が与えられると設定時間の計時を行なう計
時回路と、該計時回路の設定時間経過後に前記ス
イツチ素子をオフとして前記液晶駆動電圧発生回
路の動作を停止する手段とを有し、前記液晶駆動
電圧発生回路と液晶駆動回路が同一集積回路内に
集積されてなり、前記計時回路の設定時間計時後
に前記スイツチ素子をオフとして前記液晶駆動電
圧発生回路の動作を停止すると共に該液晶駆動電
圧発生回路の出力を前記液晶駆動電圧発生回路に
供給される２つの電圧レベルで出力し、前記液晶
をはさむ各対向電極の一部の対向電極に互に180゜
位相のずれた交番電圧を印加することにより特定
表示を行う構成を具備したことを特徴とする液晶
表示装置。