JPS638501B2 - - Google Patents
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- Publication number
- JPS638501B2 JPS638501B2 JP25002783A JP25002783A JPS638501B2 JP S638501 B2 JPS638501 B2 JP S638501B2 JP 25002783 A JP25002783 A JP 25002783A JP 25002783 A JP25002783 A JP 25002783A JP S638501 B2 JPS638501 B2 JP S638501B2
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- JP
- Japan
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- information
- interface
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は情報処理システムにおける入出力制御
装置に関するもので、データ転送に際し上位装置
から送出されるデバイス選択のためのアドレス情
報を、入出力制御装置側で識別する制御に係るも
のである。
装置に関するもので、データ転送に際し上位装置
から送出されるデバイス選択のためのアドレス情
報を、入出力制御装置側で識別する制御に係るも
のである。
(2) 従来技術と問題点
転送装置（チヤネル）と入出力制御装置（通信
制御装置や通信制御処理装置を含む）との間でデ
ータを転送する際には、転送装置が、イニシヤル
セレクシヨンにてデータの転送先のデバイス等の
アドレスをデータバス上に乗せると共に、タグ線
によつて、アドレス情報がデータバスに乗つてい
ることを表示する。このとき、入出力制御装置は
データバス上のアドレス情報が、自制御装置に接
続されている入出力装置のアドレスであるか否か
を調べ、それが該当する場合には、タグ線によつ
て転送装置に合図をして、その後送られてくるデ
ータバス上のデータを当該入出力装置へ転送する
などの制御を行なう。
制御装置や通信制御処理装置を含む）との間でデ
ータを転送する際には、転送装置が、イニシヤル
セレクシヨンにてデータの転送先のデバイス等の
アドレスをデータバス上に乗せると共に、タグ線
によつて、アドレス情報がデータバスに乗つてい
ることを表示する。このとき、入出力制御装置は
データバス上のアドレス情報が、自制御装置に接
続されている入出力装置のアドレスであるか否か
を調べ、それが該当する場合には、タグ線によつ
て転送装置に合図をして、その後送られてくるデ
ータバス上のデータを当該入出力装置へ転送する
などの制御を行なう。
データの転送は情報をバーストモードで転送す
る場合と、マルチプレクスモードで転送する場合
とがあるが、後者の場合は転送装置内に各入出力
装置に対応するサブチヤネルを複数個持ち、それ
らが入出力制御装置に接続されている入出力装置
や回線にそれぞれ固定的に対応している。そし
て、この場合は、前述の入出力制御装置において
のアドレス判定は、それが予め定められた値の範
囲内であるか否かによつて行なわれる。
る場合と、マルチプレクスモードで転送する場合
とがあるが、後者の場合は転送装置内に各入出力
装置に対応するサブチヤネルを複数個持ち、それ
らが入出力制御装置に接続されている入出力装置
や回線にそれぞれ固定的に対応している。そし
て、この場合は、前述の入出力制御装置において
のアドレス判定は、それが予め定められた値の範
囲内であるか否かによつて行なわれる。
第１図は従来の入出力制御装置におけるアドレ
ス判定回路の例を示すブロツク図であつて、１A，
１Bはバスアウトレジスタ、２A，２Bはアドレス
設定板、３H，３Lはアドレス範囲設定板、４A，
４Bは比較回路、５A，５Bはスイツチ、６はアド
レス範囲照合回路、７はオアゲートを表わしてい
る。各番号中のサフイツクスはＡはそれがＡ側の
インタフエースに対応し、ＢはそれがＢ側のイン
タフエースに対応していることを示している。ま
た、アドレス範囲設定板３Hはハイアドレス設定
用、３Lはローアドレス設定用であることを示し
ている。
ス判定回路の例を示すブロツク図であつて、１A，
１Bはバスアウトレジスタ、２A，２Bはアドレス
設定板、３H，３Lはアドレス範囲設定板、４A，
４Bは比較回路、５A，５Bはスイツチ、６はアド
レス範囲照合回路、７はオアゲートを表わしてい
る。各番号中のサフイツクスはＡはそれがＡ側の
インタフエースに対応し、ＢはそれがＢ側のイン
タフエースに対応していることを示している。ま
た、アドレス範囲設定板３Hはハイアドレス設定
用、３Lはローアドレス設定用であることを示し
ている。
第１図において、転送装置より、デバイス選択
のためデータバス上にアドレス情報が送出された
とき、入出力制御装置側では、該アドレス情報が
バスアウトレジスタ１Aまたは１Bに乗せられる。
そして、その値は、予め設定されているアドレス
設定板２Aまたは２Bの値と比較されたり、アドレ
ス範囲設定板３Hまたは３Lの値の範囲内であるか
否かが照合チエツクされて、いずれかに該当する
場合には、NAO（NSCアドレス一致信号）また
はEAO（ESCアドレス範囲内信号）が出力され
て、該アドレス情報が自入出力制御装置の管轄下
にある入出力装置のものであることが制御部に通
知される。
のためデータバス上にアドレス情報が送出された
とき、入出力制御装置側では、該アドレス情報が
バスアウトレジスタ１Aまたは１Bに乗せられる。
そして、その値は、予め設定されているアドレス
設定板２Aまたは２Bの値と比較されたり、アドレ
ス範囲設定板３Hまたは３Lの値の範囲内であるか
否かが照合チエツクされて、いずれかに該当する
場合には、NAO（NSCアドレス一致信号）また
はEAO（ESCアドレス範囲内信号）が出力され
て、該アドレス情報が自入出力制御装置の管轄下
にある入出力装置のものであることが制御部に通
知される。
この様な従来の入出力制御装置においては、予
めアドレス値を設定して置く手段として設定板上
での端子の短絡等による方法が採られているの
で、入出力装置の増設や接続の変更等に際するア
ドレス設定値の変更が面倒であると言う問題点が
あつた。また、複数のサブチヤネルを有する転送
装置に対応する場合には、ハードウエア上の制約
からＡ側のインタフエースとＢ側のインタフエー
スとが同一のアドレス範囲であつて、かつアドレ
スが連続していなければならず、また、上限アド
レス、下限アドレスは、それぞれ、一定の境界値
（例えば16アドレス、４アドレスなど）でなけれ
ばならない等の制約があると言う問題点があつ
た。
めアドレス値を設定して置く手段として設定板上
での端子の短絡等による方法が採られているの
で、入出力装置の増設や接続の変更等に際するア
ドレス設定値の変更が面倒であると言う問題点が
あつた。また、複数のサブチヤネルを有する転送
装置に対応する場合には、ハードウエア上の制約
からＡ側のインタフエースとＢ側のインタフエー
スとが同一のアドレス範囲であつて、かつアドレ
スが連続していなければならず、また、上限アド
レス、下限アドレスは、それぞれ、一定の境界値
（例えば16アドレス、４アドレスなど）でなけれ
ばならない等の制約があると言う問題点があつ
た。
(3) 発明の目的
本発明は上記従来の問題点に鑑み、設定が容易
で、かつ、複数のサブチヤネルを有する転送装置
に対応する場合であつても、アドレス設定上の制
約の少ない入出力制御装置のアドレス判定方式を
提供することを目的としている。
で、かつ、複数のサブチヤネルを有する転送装置
に対応する場合であつても、アドレス設定上の制
約の少ない入出力制御装置のアドレス判定方式を
提供することを目的としている。
(4) 発明の構成
そしてこの目的は本発明によれば、特許請求の
範囲に記載のとおり、入出力制御装置において、
アドレス定義用の記憶部と、上位装置からのイニ
シヤルセレクシヨンアドレスを基に該記憶部への
アクセス用アドレスを生成する手段とを設け、予
め該記憶部に全サブチヤネルのアドレスに対応し
てそれぞれのサブチヤネルごとに該サブチヤネル
のアドレスが定義されているか否かまたは定義さ
れているアドレスの範囲内であるか否かを対向す
る上位装置とのインタフエースごとに書き込んで
おいて、上位装置からのイニシヤルセレクシヨン
時、前記手段により生成したアドレスにより記憶
部を参照して上位装置からの選択の有無を判定す
ることを特徴とするアドレス判定方式により達成
される。
範囲に記載のとおり、入出力制御装置において、
アドレス定義用の記憶部と、上位装置からのイニ
シヤルセレクシヨンアドレスを基に該記憶部への
アクセス用アドレスを生成する手段とを設け、予
め該記憶部に全サブチヤネルのアドレスに対応し
てそれぞれのサブチヤネルごとに該サブチヤネル
のアドレスが定義されているか否かまたは定義さ
れているアドレスの範囲内であるか否かを対向す
る上位装置とのインタフエースごとに書き込んで
おいて、上位装置からのイニシヤルセレクシヨン
時、前記手段により生成したアドレスにより記憶
部を参照して上位装置からの選択の有無を判定す
ることを特徴とするアドレス判定方式により達成
される。
(5) 発明の実施例
第２図は通信制御処理装置の構成例を示すブロ
ツク図で、８は中央制御部、９は主記憶装置、１
０はサービスプロセツサ（SVP）、１１1〜１１o
はチヤネルアダプタ、１２1〜１２oは回線走査機
構、１３はコモンバス、１４はSVPリンクを表
わしている。この様な構成の通信制御処理装置に
おいて、チヤネルアダプタ１１1〜１１oは転送装
置とのインタフエースを制御している。本発明を
通信制御処理装置に適用する場合、該チヤネルア
ダプタ内において実現される。
ツク図で、８は中央制御部、９は主記憶装置、１
０はサービスプロセツサ（SVP）、１１1〜１１o
はチヤネルアダプタ、１２1〜１２oは回線走査機
構、１３はコモンバス、１４はSVPリンクを表
わしている。この様な構成の通信制御処理装置に
おいて、チヤネルアダプタ１１1〜１１oは転送装
置とのインタフエースを制御している。本発明を
通信制御処理装置に適用する場合、該チヤネルア
ダプタ内において実現される。
第２図の通信制御処理装置はプログラム内蔵形
の制御装置であつて、その制御プログラムの種類
によつて、異なつた制御が可能となつている。す
なわち、ネーテイブモードによる制御を行なう場
合は、複数回線の制御情報およびデータは、ホス
トコンピユータとの間で１つのサブチヤネル
（NSCアドレス）を用いて転送され、一方、エミ
ユレーシヨンプログラムによる制御を行なう場合
は、複数回線と複数のサブチヤネル（ESCアドレ
ス）を一対一に対応させてマルチプレクスモード
での転送が行なわれる。ホストコンピユータと通
信制御処理装置との間の通信は転送装置の発行す
るＩ／Ｏコマンドを実行する形で進められる。転
送装置は接続しようとする入出力制御装置に対し
てイニシヤルセレクシヨン・シーケンスをとり、
目的の入出力制御装置を選択してコマンドを発行
する。通信制御処理装置は転送装置からのイニシ
ヤルセレクシヨンに対し、バスアウト上に転送さ
れてくるアドレスを調べて、それが自装置宛のイ
ニシヤルセレクシヨンであるか否かを判定する。
の制御装置であつて、その制御プログラムの種類
によつて、異なつた制御が可能となつている。す
なわち、ネーテイブモードによる制御を行なう場
合は、複数回線の制御情報およびデータは、ホス
トコンピユータとの間で１つのサブチヤネル
（NSCアドレス）を用いて転送され、一方、エミ
ユレーシヨンプログラムによる制御を行なう場合
は、複数回線と複数のサブチヤネル（ESCアドレ
ス）を一対一に対応させてマルチプレクスモード
での転送が行なわれる。ホストコンピユータと通
信制御処理装置との間の通信は転送装置の発行す
るＩ／Ｏコマンドを実行する形で進められる。転
送装置は接続しようとする入出力制御装置に対し
てイニシヤルセレクシヨン・シーケンスをとり、
目的の入出力制御装置を選択してコマンドを発行
する。通信制御処理装置は転送装置からのイニシ
ヤルセレクシヨンに対し、バスアウト上に転送さ
れてくるアドレスを調べて、それが自装置宛のイ
ニシヤルセレクシヨンであるか否かを判定する。
第３図は本発明の１実施例のアドレス判定回路
を示すブロツク図であつて、通信制御処理装置の
チヤネルアダプタの回路の一部であり、１５は
SVPリンク制御回路、１６はローカルストレー
ジコントロールレジスタ、１７はローカルストレ
ージデータレジスタ、１８はローカルストレージ
アドレスレジスタ、１９はローカルストレージア
ドレス作成回路、２０はローカルストレージ、２
１はアドレス判定回路、２２A，２２Bはバスアウ
トレジスタ、２３A，２３Bはスイツチを表わして
いる。
を示すブロツク図であつて、通信制御処理装置の
チヤネルアダプタの回路の一部であり、１５は
SVPリンク制御回路、１６はローカルストレー
ジコントロールレジスタ、１７はローカルストレ
ージデータレジスタ、１８はローカルストレージ
アドレスレジスタ、１９はローカルストレージア
ドレス作成回路、２０はローカルストレージ、２
１はアドレス判定回路、２２A，２２Bはバスアウ
トレジスタ、２３A，２３Bはスイツチを表わして
いる。
第４図はローカルストレージ上のアドレス定義
情報を示す図で、２４はＡインタフエース側の
NSCアドレス定義ビツト、２５はＢインタフエ
ース側のNSCアドレス定義ビツト、２６はＡイ
ンタフエース側のESCアドレス範囲定義ビツト、
２７はＢインタフエース側のESCアドレス範囲定
義ビツトである。
情報を示す図で、２４はＡインタフエース側の
NSCアドレス定義ビツト、２５はＢインタフエ
ース側のNSCアドレス定義ビツト、２６はＡイ
ンタフエース側のESCアドレス範囲定義ビツト、
２７はＢインタフエース側のESCアドレス範囲定
義ビツトである。
第５図はローカルストレージのビツトパターン
の例を示す図で、左側16進数字はメモリアドレス
を示しており、右側16進数字は対応するサブチヤ
ネルのアドレスを示している。
の例を示す図で、左側16進数字はメモリアドレス
を示しており、右側16進数字は対応するサブチヤ
ネルのアドレスを示している。
本実施例はNSCアドレスと複数のESCアドレ
スが定義されている通信制御処理装置についての
ものである。以下第２〜第５図によつて説明す
る。
スが定義されている通信制御処理装置についての
ものである。以下第２〜第５図によつて説明す
る。
通信制御処理装置のIPL時、サービスプロセツ
サ１０はチヤネルアダプタ関係のインストレーシ
ヨン情報（フロツピに格納されている）の内、イ
ンタフエースＡ／Ｂに関するNSCアドレスと
ESCアドレスに関する情報を読み出し、対応する
ローカルストレージアドレス、ローカルストレー
ジライトデータ、ローカルストレージ制御情報を
作成して、サービスプロセツサ１０を経由して選
択したチヤネルアダプタへ転送する。
サ１０はチヤネルアダプタ関係のインストレーシ
ヨン情報（フロツピに格納されている）の内、イ
ンタフエースＡ／Ｂに関するNSCアドレスと
ESCアドレスに関する情報を読み出し、対応する
ローカルストレージアドレス、ローカルストレー
ジライトデータ、ローカルストレージ制御情報を
作成して、サービスプロセツサ１０を経由して選
択したチヤネルアダプタへ転送する。
チヤネルアダプタ側ではSVPリンク制御回路
がこれを受け、スキヤンイン動作により、上記情
報が、それぞれローカルストレージアドレスレジ
スタ１８、ローカルストレージデータレジスタ１
７、およびローカルストレージコントロールレジ
スタ１６にセツトされる。チヤネルアダプタはロ
ーカルストレージコントロールレジスタ１６にラ
イトアクセスの指示がセツトされると、該当する
アドレスの位置にアドレス定義情報を書き込む。
該アドレス定義情報は第４図に示すように４ビツ
トからなり、Ａ／Ｂの各インタフエース毎にそれ
ぞれNSCアドレス、ESCアドレス範囲が定義さ
れている。
がこれを受け、スキヤンイン動作により、上記情
報が、それぞれローカルストレージアドレスレジ
スタ１８、ローカルストレージデータレジスタ１
７、およびローカルストレージコントロールレジ
スタ１６にセツトされる。チヤネルアダプタはロ
ーカルストレージコントロールレジスタ１６にラ
イトアクセスの指示がセツトされると、該当する
アドレスの位置にアドレス定義情報を書き込む。
該アドレス定義情報は第４図に示すように４ビツ
トからなり、Ａ／Ｂの各インタフエース毎にそれ
ぞれNSCアドレス、ESCアドレス範囲が定義さ
れている。
サービスプロセツサ１０はインストレーシヨン
情報から定義されているアドレスには“１”を未
定義アドレスには“０”のデータを対応させチヤ
ネルのアドレス範囲である複数のアドレス（この
場合256アドレス）分のライトデータを作成して
転送する。
情報から定義されているアドレスには“１”を未
定義アドレスには“０”のデータを対応させチヤ
ネルのアドレス範囲である複数のアドレス（この
場合256アドレス）分のライトデータを作成して
転送する。
第５図はローカルストレージにライトされたビ
ツトパターンの例を示しているが、本例ではロー
カルストレージをアドレス定義専用に設けること
なく、転送装置とのデータ転送時に使用するデー
タバツフアの空領域を利用して実現している。そ
のためアドレス定義領域としてＸ“100”番地〜Ｘ
“3FF”番地を使用している。（Ｘ“000”〜Ｘ
“0FF番地はデータバツフアや作業域として使わ
れている）この先頭番地（Ｘ“100”番地）はサー
ビスプロセツサが意識していれば良い。IPL完了
後、転送装置からイニシヤルセレクシヨンが開始
されるとチヤネルアダプタはバスアウト上のイニ
シヤルセレクシヨンアドレス（Ｘ“xx”）をロー
カルストレージアドレス作成回路１９に送り、上
位桁にビツトを追加してＸ“1xx”としてローカ
ルストレージ２０の該当アドレス位置の内容を読
み出す。アドレス判定回路２１は上記により読み
出した情報の“１”となつているビツト位置によ
り、NSCアドレス／ESCアドレス範囲、インタ
フエースＡ／Ｂ、定義アドレス／未定義アドレス
を判定する。定義アドレスとして検出された
NSC・ADR・OKやESC・ADR・OK信号はイニ
シヤルセレクシヨンシーケンス制御回路に伝送さ
れて制御を続行する。
ツトパターンの例を示しているが、本例ではロー
カルストレージをアドレス定義専用に設けること
なく、転送装置とのデータ転送時に使用するデー
タバツフアの空領域を利用して実現している。そ
のためアドレス定義領域としてＸ“100”番地〜Ｘ
“3FF”番地を使用している。（Ｘ“000”〜Ｘ
“0FF番地はデータバツフアや作業域として使わ
れている）この先頭番地（Ｘ“100”番地）はサー
ビスプロセツサが意識していれば良い。IPL完了
後、転送装置からイニシヤルセレクシヨンが開始
されるとチヤネルアダプタはバスアウト上のイニ
シヤルセレクシヨンアドレス（Ｘ“xx”）をロー
カルストレージアドレス作成回路１９に送り、上
位桁にビツトを追加してＸ“1xx”としてローカ
ルストレージ２０の該当アドレス位置の内容を読
み出す。アドレス判定回路２１は上記により読み
出した情報の“１”となつているビツト位置によ
り、NSCアドレス／ESCアドレス範囲、インタ
フエースＡ／Ｂ、定義アドレス／未定義アドレス
を判定する。定義アドレスとして検出された
NSC・ADR・OKやESC・ADR・OK信号はイニ
シヤルセレクシヨンシーケンス制御回路に伝送さ
れて制御を続行する。
(6) 発明の効果
以上詳細に説明したように本発明の方式によれ
ば、入出力制御装置においてのNSCアドレスや
ESCアドレス範囲の設定が容易に行なえる利点を
有し、特にESCアドレス範囲の設定に当つては、
ハードウエアの制約を受けることが無いので、Ａ
側インタフエースとＢ側インタフエースとでアド
レスが異なつても良く、またそのアドレス値が連
続している必要や一定の境界値を守る必要が無い
などアドレス設定に当つての自由度が増すので効
果は大である。
ば、入出力制御装置においてのNSCアドレスや
ESCアドレス範囲の設定が容易に行なえる利点を
有し、特にESCアドレス範囲の設定に当つては、
ハードウエアの制約を受けることが無いので、Ａ
側インタフエースとＢ側インタフエースとでアド
レスが異なつても良く、またそのアドレス値が連
続している必要や一定の境界値を守る必要が無い
などアドレス設定に当つての自由度が増すので効
果は大である。
第１図は従来の入出力制御装置におけるアドレ
ス判定回路の例を示すブロツク図、第２図は通信
制御処理装置の構成例を示すブロツク図、第３図
は本発明の１実施例のアドレス判定回路を示すブ
ロツク図、第４図はローカルストレージのアドレ
ス定義情報を示す図、第５図はローカルストレー
ジのビツトパターンの例を示す図である。 １A，１B，２２A，２２B……バスアウトレジス
タ、２A，２B……アドレス設定板、３H，３L……
アドレス範囲設定板、４A，４B……比較回路、５
Ａ，５B，２３A，２３B……スイツチ、６……アド
レス範囲照合回路、７……オアゲート、８……中
央制御部、９……主記憶装置、１０……サービス
プロセツサ、１１1〜１１o……チヤネルアダプ
タ、１２1〜１２o……回線走査機構、１３……コ
モンバス、１４……SVPリンク、１５……SVP
リンク制御回路、１６……ローカルストレージコ
ントロールレジスタ、１７……ローカルストレー
ジデータレジスタ、１８……ローカルストレージ
アドレスレジスタ、１９……ローカルストレージ
アドレス作成回路、２０……ローカルストレー
ジ、２１……アドレス判定回路、２４……Ａイン
タフエース側のNSCアドレス定義ビツト、２５
……Ｂインタフエース側のNSCアドレス定義ビ
ツト、２６……Ａインタフエース側のESCアドレ
ス範囲定義ビツト、２７……Ｂインタフエース側
のESCアドレス範囲定義ビツト。
ス判定回路の例を示すブロツク図、第２図は通信
制御処理装置の構成例を示すブロツク図、第３図
は本発明の１実施例のアドレス判定回路を示すブ
ロツク図、第４図はローカルストレージのアドレ
ス定義情報を示す図、第５図はローカルストレー
ジのビツトパターンの例を示す図である。 １A，１B，２２A，２２B……バスアウトレジス
タ、２A，２B……アドレス設定板、３H，３L……
アドレス範囲設定板、４A，４B……比較回路、５
Ａ，５B，２３A，２３B……スイツチ、６……アド
レス範囲照合回路、７……オアゲート、８……中
央制御部、９……主記憶装置、１０……サービス
プロセツサ、１１1〜１１o……チヤネルアダプ
タ、１２1〜１２o……回線走査機構、１３……コ
モンバス、１４……SVPリンク、１５……SVP
リンク制御回路、１６……ローカルストレージコ
ントロールレジスタ、１７……ローカルストレー
ジデータレジスタ、１８……ローカルストレージ
アドレスレジスタ、１９……ローカルストレージ
アドレス作成回路、２０……ローカルストレー
ジ、２１……アドレス判定回路、２４……Ａイン
タフエース側のNSCアドレス定義ビツト、２５
……Ｂインタフエース側のNSCアドレス定義ビ
ツト、２６……Ａインタフエース側のESCアドレ
ス範囲定義ビツト、２７……Ｂインタフエース側
のESCアドレス範囲定義ビツト。
Claims (1)
- １ 入出力制御装置において、アドレス定義用の
記憶部と、上位装置からのイニシヤルセレクシヨ
ンアドレスを基に該記憶部へのアクセス用アドレ
スを生成する手段とを設け、予め該記憶部に全サ
ブチヤネルのアドレスに対応してそれぞれのサブ
チヤネルごとに該サブチヤネルのアドレスが定義
されているか否かまたは定義されているアドレス
の範囲内であるか否かを対向する上位装置とのイ
ンタフエースごとに書き込んでおいて、上位装置
からのイニシヤルセレクシヨン時、前記手段によ
り生成したアドレスにより記憶部を参照して上位
装置からの選択の有無を判定することを特徴とす
るアドレス判定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002783A JPS60142458A (ja) | 1983-12-28 | 1983-12-28 | アドレス判定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25002783A JPS60142458A (ja) | 1983-12-28 | 1983-12-28 | アドレス判定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142458A JPS60142458A (ja) | 1985-07-27 |
| JPS638501B2 true JPS638501B2 (ja) | 1988-02-23 |
Family
ID=17201744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25002783A Granted JPS60142458A (ja) | 1983-12-28 | 1983-12-28 | アドレス判定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337702U (ja) * | 1989-08-23 | 1991-04-11 |
-
1983
- 1983-12-28 JP JP25002783A patent/JPS60142458A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337702U (ja) * | 1989-08-23 | 1991-04-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142458A (ja) | 1985-07-27 |
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