JPS63876B2 - - Google Patents
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- JPS63876B2 JPS63876B2 JP59157561A JP15756184A JPS63876B2 JP S63876 B2 JPS63876 B2 JP S63876B2 JP 59157561 A JP59157561 A JP 59157561A JP 15756184 A JP15756184 A JP 15756184A JP S63876 B2 JPS63876 B2 JP S63876B2
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- JP
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- digit
- transistor
- voltage
- circuit
- Prior art date
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- 239000011159 matrix material Substances 0.000 claims 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバイポーラ形高速半導体記憶回路に好
適な記憶装置に関する。
適な記憶装置に関する。
複数個のエミツタを有するトランジスタすなわ
ちマルチエミツタトランジスタを２個組合せたメ
モリセルは集積回路化した場合に占有面積が小さ
いことから大容量の半導体記憶装置のメモリセル
として好適なものであつて、これを使用したメモ
リセルの一例を第１図に示す。
ちマルチエミツタトランジスタを２個組合せたメ
モリセルは集積回路化した場合に占有面積が小さ
いことから大容量の半導体記憶装置のメモリセル
として好適なものであつて、これを使用したメモ
リセルの一例を第１図に示す。
同図において、メモリセルＭは２個のエミツタ
を有するマルチエミツタトランジスタＱ１，Ｑ２
を備え、各トランジスタＱ１，Ｑ２のコレクタは
それぞれ負荷抵抗Ｒ１，Ｒ２を通り、共通に接続
されて抵抗Ｒ３を通じて電源端子Ｃ１に接続され
る。
を有するマルチエミツタトランジスタＱ１，Ｑ２
を備え、各トランジスタＱ１，Ｑ２のコレクタは
それぞれ負荷抵抗Ｒ１，Ｒ２を通り、共通に接続
されて抵抗Ｒ３を通じて電源端子Ｃ１に接続され
る。
またトランジスタＱ１，Ｑ２の各コレクタはそ
れぞれ互に相手方のベースに交差接続され、かつ
各第１エミツタは互いに共通にしてメモリセル選
択用のエミツタ駆動端子Ｅ１に接続され、かつ各
第２エミツタは後述する書込み、読出し用の増幅
器Ｓ１，Ｓ２に接続される。
れぞれ互に相手方のベースに交差接続され、かつ
各第１エミツタは互いに共通にしてメモリセル選
択用のエミツタ駆動端子Ｅ１に接続され、かつ各
第２エミツタは後述する書込み、読出し用の増幅
器Ｓ１，Ｓ２に接続される。
かくして１個のメモリセルとしてのフリツプフ
ロツプ回路が形成される。なおトランジスタＱ
１，Ｑ２の各第２エミツタは他の複数個のメモリ
セルを構成するトランジスタの第２エミツタにそ
れぞれ共通に接続されるが、上記第１図において
は簡単のため省略する。
ロツプ回路が形成される。なおトランジスタＱ
１，Ｑ２の各第２エミツタは他の複数個のメモリ
セルを構成するトランジスタの第２エミツタにそ
れぞれ共通に接続されるが、上記第１図において
は簡単のため省略する。
書込兼読出増幅器Ｓ１，Ｓ２はそれぞれ差動増
幅器を構成するトランジスタＱ３，Ｑ４およびＱ
５，Ｑ６よりなり、Ｑ３とＱ４およびＱ５とＱ６
の各エミツタは共通接続してそれぞれ前記のトラ
ンジスタＱ１，Ｑ２の第２エミツタに接続し、メ
モリセルＭの読出し電流あるいは書込み電流を規
定する抵抗Ｒ５，Ｒ７を介して電源端子Ｅ２，Ｅ
３に接続され、またトランジスタＱ３，Ｑ５のコ
レクタはそれぞれ出力端子Ｔ１，Ｔ２に接続され
ると共に抵抗Ｒ４，Ｒ６を介して接地される。ま
たトランジスタＱ３，Ｑ５のベースには基準電圧
Vrefが加えられ、トランジスタＱ４，Ｑ６のベー
スには情報書込用の入力信号VW0,W1が加えられ
る。
幅器を構成するトランジスタＱ３，Ｑ４およびＱ
５，Ｑ６よりなり、Ｑ３とＱ４およびＱ５とＱ６
の各エミツタは共通接続してそれぞれ前記のトラ
ンジスタＱ１，Ｑ２の第２エミツタに接続し、メ
モリセルＭの読出し電流あるいは書込み電流を規
定する抵抗Ｒ５，Ｒ７を介して電源端子Ｅ２，Ｅ
３に接続され、またトランジスタＱ３，Ｑ５のコ
レクタはそれぞれ出力端子Ｔ１，Ｔ２に接続され
ると共に抵抗Ｒ４，Ｒ６を介して接地される。ま
たトランジスタＱ３，Ｑ５のベースには基準電圧
Vrefが加えられ、トランジスタＱ４，Ｑ６のベー
スには情報書込用の入力信号VW0,W1が加えられ
る。
次にその動作を説明する。メモリセルＭの選択
はコレクタ電源端子Ｃ１の電圧VX0を一定とし、
エミツタ駆動端子Ｅ１の電圧VX1を非選択時には
低レベルにし、選択時には高レベルにすることに
よつて行なわれる。なおこの場合トランジスタＱ
１は遮断、Ｑ２は導通状態にあるものとし、各コ
レクタ電圧をVC1，VC2とする。
はコレクタ電源端子Ｃ１の電圧VX0を一定とし、
エミツタ駆動端子Ｅ１の電圧VX1を非選択時には
低レベルにし、選択時には高レベルにすることに
よつて行なわれる。なおこの場合トランジスタＱ
１は遮断、Ｑ２は導通状態にあるものとし、各コ
レクタ電圧をVC1，VC2とする。
メモリセルＭが非選択状態、すなわち端子Ｅ１
に印加されるエミツタ駆動電圧VX1が低レベルの
とき、トランジスタＱ２の第１エミツタには常時
電流ISTが流れているが、第２エミツタには電流
は流れていない。よつて書込み兼読出し増幅器Ｓ
２のエミツタ抵抗Ｒ７を流れる電流IRはトランジ
スタＱ５より抵抗Ｒ７を流れるので、トランジス
タＱ５の出力電圧Vputは、 Vput＝VCC−α・R6・IR ただしα：トランジスタのベース接地電流増幅
率で示される低い電圧しか現われない。なお抵抗
Ｒ５，Ｒ７を流れる各動作電流は同一電流値IRに
設定される。
に印加されるエミツタ駆動電圧VX1が低レベルの
とき、トランジスタＱ２の第１エミツタには常時
電流ISTが流れているが、第２エミツタには電流
は流れていない。よつて書込み兼読出し増幅器Ｓ
２のエミツタ抵抗Ｒ７を流れる電流IRはトランジ
スタＱ５より抵抗Ｒ７を流れるので、トランジス
タＱ５の出力電圧Vputは、 Vput＝VCC−α・R6・IR ただしα：トランジスタのベース接地電流増幅
率で示される低い電圧しか現われない。なお抵抗
Ｒ５，Ｒ７を流れる各動作電流は同一電流値IRに
設定される。
次にメモリセルＭが選択状態すなわち端子Ｅ１
のエミツタ駆動電圧VX1が高レベルのとき、トラ
ンジスタＱ２の第２エミツタに電流IRが流れ、こ
れが書込兼読出し増幅器Ｓ２のエミツタ抵抗Ｒ７
に流入するため、コレクタ抵抗Ｒ６を流れる電流
は減少し、出力端子Ｔ２の電圧が上昇し、“１”
なる情報が読出される。なおトランジスタＱ１は
遮断状態のため、書込み兼読出し増幅器Ｓ１の出
力端子T1の電圧はエミツタ駆動電圧VX1の変化に
かかわらず低レベルにままであり、“０”なる情
報が読出される。
のエミツタ駆動電圧VX1が高レベルのとき、トラ
ンジスタＱ２の第２エミツタに電流IRが流れ、こ
れが書込兼読出し増幅器Ｓ２のエミツタ抵抗Ｒ７
に流入するため、コレクタ抵抗Ｒ６を流れる電流
は減少し、出力端子Ｔ２の電圧が上昇し、“１”
なる情報が読出される。なおトランジスタＱ１は
遮断状態のため、書込み兼読出し増幅器Ｓ１の出
力端子T1の電圧はエミツタ駆動電圧VX1の変化に
かかわらず低レベルにままであり、“０”なる情
報が読出される。
なおトランジスタＱ１，Ｑ２の第１エミツタに
加えるＸアドレス電圧VX1の高レベルの大きさ
は、基準電圧Vrefに対しトランジスタＱ１のコレ
クタ電圧VC1は高く、トランジスタＱ２のコレク
タ電圧VC2は低くなるように選ばれる。
加えるＸアドレス電圧VX1の高レベルの大きさ
は、基準電圧Vrefに対しトランジスタＱ１のコレ
クタ電圧VC1は高く、トランジスタＱ２のコレク
タ電圧VC2は低くなるように選ばれる。
またメモリセルＭへの書込みは、上記読出し時
と同様に選択状態にあるときトランジスタＱ４，
Ｑ６のベースにメモリセルのコレクタ電圧の高レ
ベルより高いレベルあるいは基準電圧Vref以下の
レベルの信号を加えることにより“１”あるいは
“０”の情報が書込まれる。
と同様に選択状態にあるときトランジスタＱ４，
Ｑ６のベースにメモリセルのコレクタ電圧の高レ
ベルより高いレベルあるいは基準電圧Vref以下の
レベルの信号を加えることにより“１”あるいは
“０”の情報が書込まれる。
なお以上の説明では選択時にエミツタ駆動電圧
VX1のみを低レベルから高レベルに変化させると
したが、メモリセルの形式によつてはエミツタ駆
動電圧のみではなく、コレクタ電源電圧VX0をも
低レベルから高レベルに変化させる方法が有効な
ことが知られている。本発明はいうまでもなくこ
の方法を用いたメモリセルについても適用するこ
とができる。
VX1のみを低レベルから高レベルに変化させると
したが、メモリセルの形式によつてはエミツタ駆
動電圧のみではなく、コレクタ電源電圧VX0をも
低レベルから高レベルに変化させる方法が有効な
ことが知られている。本発明はいうまでもなくこ
の方法を用いたメモリセルについても適用するこ
とができる。
次に上記第１図に示したメモリセルＭおよび書
込み兼読出し増幅器Ｓ１，Ｓ２をｍ×ｎ行設けた
メモリセルマトリクスに適用する場合を説明す
る。この場合、簡単のため、 ｍ＝ｎ＝２ の場合について説明する。
込み兼読出し増幅器Ｓ１，Ｓ２をｍ×ｎ行設けた
メモリセルマトリクスに適用する場合を説明す
る。この場合、簡単のため、 ｍ＝ｎ＝２ の場合について説明する。
第２図にこの種の回路の一例を示す。Ｍ１１，
Ｍ１２，Ｍ２１，Ｍ２２なる４個のメモリセルに
おいて、フリツプフロツプ回路を構成する各トラ
ンジスタの第２エミツタは２対のデイジツト線
DL11，DL12，DL21とDL22にそれぞれ接続され、か
つ各コレクタはそれぞれ負荷抵抗を通じてコレク
タ電源あるいはコレクタ駆動線（第１ワード線）
に接続されて電圧VX10，VX20を加えられ、さら
に第１エミツタ駆動線（第２ワード線）に接続さ
れて電圧VX11，VX21を加えられる。
Ｍ１２，Ｍ２１，Ｍ２２なる４個のメモリセルに
おいて、フリツプフロツプ回路を構成する各トラ
ンジスタの第２エミツタは２対のデイジツト線
DL11，DL12，DL21とDL22にそれぞれ接続され、か
つ各コレクタはそれぞれ負荷抵抗を通じてコレク
タ電源あるいはコレクタ駆動線（第１ワード線）
に接続されて電圧VX10，VX20を加えられ、さら
に第１エミツタ駆動線（第２ワード線）に接続さ
れて電圧VX11，VX21を加えられる。
読出しあるいは書込用の動作電流IRを供給する
電流源Ｊ１１，Ｊ１２，Ｊ２１，Ｊ２２はそれぞ
れデイジツト線DL11，DL12，DL21，DL22に接続さ
れる。読出し情報検出用トランジスタQR11，
QR12，QR21，QR22の各エミツタはそれぞれ上記の
デイジツト線に接続され、また各コレクタは
“０”側、“１”側のデイジツト線ごとに共通して
各コレクタ抵抗Ｒ８，Ｒ９を経て接地すると共に
差動増幅器DIFAに導かれる。
電流源Ｊ１１，Ｊ１２，Ｊ２１，Ｊ２２はそれぞ
れデイジツト線DL11，DL12，DL21，DL22に接続さ
れる。読出し情報検出用トランジスタQR11，
QR12，QR21，QR22の各エミツタはそれぞれ上記の
デイジツト線に接続され、また各コレクタは
“０”側、“１”側のデイジツト線ごとに共通して
各コレクタ抵抗Ｒ８，Ｒ９を経て接地すると共に
差動増幅器DIFAに導かれる。
書込制御信号VW1，VW0はトランジスタQW11，
QW12，QW21，QW22に加えられる。またトランジ
スタQY1，QY2は各デイジツト線（Ｙ線）選択信
号VY1，VY2に応じて非選択のデイジツト線対の
電位を高めることにより、そのデイジツト線対に
接続されたすべてのメモリセル内のフリツプフロ
ツプ回路を構成するトランジスタの第２エミツタ
を遮断し、かつそのデイジツト線対に接続されて
いる電流源の電流が読出し情報検出用トランジス
タQR11，QR12，QR21，QR22に流れないように作用
する。
QW12，QW21，QW22に加えられる。またトランジ
スタQY1，QY2は各デイジツト線（Ｙ線）選択信
号VY1，VY2に応じて非選択のデイジツト線対の
電位を高めることにより、そのデイジツト線対に
接続されたすべてのメモリセル内のフリツプフロ
ツプ回路を構成するトランジスタの第２エミツタ
を遮断し、かつそのデイジツト線対に接続されて
いる電流源の電流が読出し情報検出用トランジス
タQR11，QR12，QR21，QR22に流れないように作用
する。
上記第２図のメモリ回路においては、メモリの
動作電流による消費電力をPTとすると、 PT＝2n・IR・｜VEE｜ となり、PTが大きいことが欠点である。すなわ
ちメモリセル列ｎに比例して消費電力が増大する
ため、メモリセルを集積化して高密度にする上の
大きな障害となる。また書入制御信号VW1，VW0
がトランジスタQW11，QW12，QW21，QW22を介し
て直接的にデイジツト線に印加されることや、デ
イジツト線選択信号によるデイジツト線電位の変
動のため、デイジツト線電圧の回復時間が長くな
り、デイジツト線電位の変化がメモリセルへの雑
音となり、さらにメモリセルの所要雑音余裕度が
大きくなるなどの欠点がある。
動作電流による消費電力をPTとすると、 PT＝2n・IR・｜VEE｜ となり、PTが大きいことが欠点である。すなわ
ちメモリセル列ｎに比例して消費電力が増大する
ため、メモリセルを集積化して高密度にする上の
大きな障害となる。また書入制御信号VW1，VW0
がトランジスタQW11，QW12，QW21，QW22を介し
て直接的にデイジツト線に印加されることや、デ
イジツト線選択信号によるデイジツト線電位の変
動のため、デイジツト線電圧の回復時間が長くな
り、デイジツト線電位の変化がメモリセルへの雑
音となり、さらにメモリセルの所要雑音余裕度が
大きくなるなどの欠点がある。
本発明はこれらの欠点を除去するためになされ
たもので、動作電流を供給する電流源を複数個の
デイジツト線について１組とし、動作電流の各デ
イジツト線への供給を多入力切換回路によつて切
換えて行なうことにより消費電力を減少し、デイ
ジツト線の電位変動を防止したものである。
たもので、動作電流を供給する電流源を複数個の
デイジツト線について１組とし、動作電流の各デ
イジツト線への供給を多入力切換回路によつて切
換えて行なうことにより消費電力を減少し、デイ
ジツト線の電位変動を防止したものである。
第３図において、動作電流IRを供給する電流源
を複数個のデイジツト線対について１組とし、動
作電流の各デイジツト線への供給はデイジツト線
（Ｙ線）選択信号VY1，VY2よつてベース電位が制
御されるトランジスタQY11，QY12，QY２1，QY22
と、基準電圧Vref2がそのベースに印加される基
準トランジスタQR、書込信号VW0，VW1がベース
に印加される書込制御用トランジスタQW0，QW1
で形成される多入力電流切換回路によつて切換え
て行なわれる。なお書込信号VW0，VW1の低レベ
ルを基準電圧Vref2に等しくすることにより、基
準トランジスタQRは省略することも可能である。
また読出し信号検出用トランジスタQR11，QR12，
QR21，QR22は前記第２図におけるものと同様であ
る。
を複数個のデイジツト線対について１組とし、動
作電流の各デイジツト線への供給はデイジツト線
（Ｙ線）選択信号VY1，VY2よつてベース電位が制
御されるトランジスタQY11，QY12，QY２1，QY22
と、基準電圧Vref2がそのベースに印加される基
準トランジスタQR、書込信号VW0，VW1がベース
に印加される書込制御用トランジスタQW0，QW1
で形成される多入力電流切換回路によつて切換え
て行なわれる。なお書込信号VW0，VW1の低レベ
ルを基準電圧Vref2に等しくすることにより、基
準トランジスタQRは省略することも可能である。
また読出し信号検出用トランジスタQR11，QR12，
QR21，QR22は前記第２図におけるものと同様であ
る。
このような構成においてはメモリの動作電流に
よる消費電力PTは、 PT＝21R×｜VEE｜ で与えられ、前記第２図に示したものに比してｎ
分の１になる。すなわち消費電力はメモリセルに
よつて構成されるマトリクスの列ｎがいかに多く
ても１列分（実際にはメモリセル一個分）の消費
電力のみとなる。また書込み制御用トランジスタ
の数も前記第２図の場合のｎ分の１になること
も、この構成の長所である。
よる消費電力PTは、 PT＝21R×｜VEE｜ で与えられ、前記第２図に示したものに比してｎ
分の１になる。すなわち消費電力はメモリセルに
よつて構成されるマトリクスの列ｎがいかに多く
ても１列分（実際にはメモリセル一個分）の消費
電力のみとなる。また書込み制御用トランジスタ
の数も前記第２図の場合のｎ分の１になること
も、この構成の長所である。
またさらに書込み制御用トランジスタQW0，
QW1のエミツタによつてデイジツト線が直接駆動
されることがないため、デイジツト線上に現われ
る雑音電圧がきわめて軽減される利点がある。
QW1のエミツタによつてデイジツト線が直接駆動
されることがないため、デイジツト線上に現われ
る雑音電圧がきわめて軽減される利点がある。
ところで、動作電圧を供給する電流源を複数個
のデイジツト線について１組とし、動作電流の各
デイジツト線への供給を切換えて行う場合には、
一般に非選択のデイジツト線は電気的にフロート
状態になり、雑音等によりその電位が変動し、メ
モリセルの誤動作ならびに達成可能なサイクル時
間が制限される欠点がある。そのために非選択の
デイジツト線の電位を保持する回路を設けること
が必要となる。
のデイジツト線について１組とし、動作電流の各
デイジツト線への供給を切換えて行う場合には、
一般に非選択のデイジツト線は電気的にフロート
状態になり、雑音等によりその電位が変動し、メ
モリセルの誤動作ならびに達成可能なサイクル時
間が制限される欠点がある。そのために非選択の
デイジツト線の電位を保持する回路を設けること
が必要となる。
第３図の実施例では、この電圧保持回路を、ベ
ースに基準電圧を印加した読出し用トランジスタ
QR11，QR12，QR21，QR22で構成している。同図に
おいて、トランジスタQY11，QY12，QY２1，QY22
が遮断状態のとき、それぞれに対応するデイジツ
ト線の電位がほぼ基準電圧Vref1からQR11，QR12，
QR21，QR22なる各トランジスタのベース・エミツ
タ順方向電圧VBEを差引いた値以下に下降しない
ようにクランプされる。
ースに基準電圧を印加した読出し用トランジスタ
QR11，QR12，QR21，QR22で構成している。同図に
おいて、トランジスタQY11，QY12，QY２1，QY22
が遮断状態のとき、それぞれに対応するデイジツ
ト線の電位がほぼ基準電圧Vref1からQR11，QR12，
QR21，QR22なる各トランジスタのベース・エミツ
タ順方向電圧VBEを差引いた値以下に下降しない
ようにクランプされる。
非選択時にデイジツト線の電位が正方向に上昇
することに対しては、第３図の実施例ではトラン
ジスタQY11，QY12，QY２1，QY22のコレクタから
のリーク電流による防止効果が主となるため、正
方向の雑音に対する電圧保持力は十分とはいえな
い。
することに対しては、第３図の実施例ではトラン
ジスタQY11，QY12，QY２1，QY22のコレクタから
のリーク電流による防止効果が主となるため、正
方向の雑音に対する電圧保持力は十分とはいえな
い。
また第２図に示したトランジスタθY1，θY2も上
記と同様の効果を期待できる。
記と同様の効果を期待できる。
次に上記第３図の回路をさらに改良し、非選択
時にデイジツト線の電位が上昇するおそれをなく
して、これによるメモリセルの誤動作、ならびに
達成可能なサイクル時間が制限される欠点を防止
し、かつデイジツト線における雑音発生を軽減し
た実施例を第４図に示す。
時にデイジツト線の電位が上昇するおそれをなく
して、これによるメモリセルの誤動作、ならびに
達成可能なサイクル時間が制限される欠点を防止
し、かつデイジツト線における雑音発生を軽減し
た実施例を第４図に示す。
同図においてトランジスタQY11，QY12，QY21，
QY22が遮断状態のとき、それぞれ対応するデイジ
ツト線の電位がほぼ基準電圧Vref1からQR11，
QR12，QR21，QR22なる各トランジスタのベース・
エミツタ順方向電圧VBEを差引いた値にするため
の抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２を各デイ
ジツト線と負電源VEEの間に接続することによ
り、デイジツト線電位の上昇ならびに雑音発生を
防止したものである。
QY22が遮断状態のとき、それぞれ対応するデイジ
ツト線の電位がほぼ基準電圧Vref1からQR11，
QR12，QR21，QR22なる各トランジスタのベース・
エミツタ順方向電圧VBEを差引いた値にするため
の抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２を各デイ
ジツト線と負電源VEEの間に接続することによ
り、デイジツト線電位の上昇ならびに雑音発生を
防止したものである。
たとえば、トランジスタQR11、抵抗Ｒ１１、負
電源VEEは、図の最も左のデイジツト線が選択さ
れず、したがつて、電流IRが流れていないときに
は、トランジスタQR11、抵抗Ｒ１１、負電源VEE
から形成される通路に電流が流れるため、このデ
イジツト線の電圧はVref1により決まる電圧に保
持される。このように、選択されないデイジツト
線の電圧を所定値に保持する手段を設けることに
より、非選択デイジツト線電位の上昇および雑音
発生が防止される。このようにトランジスタQR11
と、抵抗Ｒ１１および負電源VEEからなる電流通
路とが電圧保持の役目をする。しかも、この保持
回路は本実施例ではトランジスタQR11とその他の
わずかな回路のみからなるので簡単な回路であ
る。とくに、本実施例のごとく、読出し用のトラ
ンジスタQR11をそのまま電圧保持用トランジスタ
として用いるときには、電圧保持回路はさらに簡
単になる。
電源VEEは、図の最も左のデイジツト線が選択さ
れず、したがつて、電流IRが流れていないときに
は、トランジスタQR11、抵抗Ｒ１１、負電源VEE
から形成される通路に電流が流れるため、このデ
イジツト線の電圧はVref1により決まる電圧に保
持される。このように、選択されないデイジツト
線の電圧を所定値に保持する手段を設けることに
より、非選択デイジツト線電位の上昇および雑音
発生が防止される。このようにトランジスタQR11
と、抵抗Ｒ１１および負電源VEEからなる電流通
路とが電圧保持の役目をする。しかも、この保持
回路は本実施例ではトランジスタQR11とその他の
わずかな回路のみからなるので簡単な回路であ
る。とくに、本実施例のごとく、読出し用のトラ
ンジスタQR11をそのまま電圧保持用トランジスタ
として用いるときには、電圧保持回路はさらに簡
単になる。
また、以上の説明から明らかなように本発明の
電圧保持回路は、非選択時のデイジツト線の電位
を保持することをその役割としていることから、
非選択時の電圧保持用トランジスタのベース電圧
は当該デイジツト線が選択時と非選択時とで異つ
た値に設定することにより、メモリセルの動作マ
ージンを更に改良することも可能である。
電圧保持回路は、非選択時のデイジツト線の電位
を保持することをその役割としていることから、
非選択時の電圧保持用トランジスタのベース電圧
は当該デイジツト線が選択時と非選択時とで異つ
た値に設定することにより、メモリセルの動作マ
ージンを更に改良することも可能である。
さらに第５図に他の実施例を示す。同図におい
てはデイジツト線選択用のトランジスタQY13，
QY23はカソードを共通接続したダイオード対Ｄ１
１とＤ１２、Ｄ２１とＤ２２と共に、前記第４図
において使用した雑音防止用抵抗Ｒ１１，Ｒ１
２，Ｒ２１，Ｒ２２と同等の作用を行なう電流源
Ｊ０１，Ｊ０２を選択されたデイジツト線から切
離す作用をする。
てはデイジツト線選択用のトランジスタQY13，
QY23はカソードを共通接続したダイオード対Ｄ１
１とＤ１２、Ｄ２１とＤ２２と共に、前記第４図
において使用した雑音防止用抵抗Ｒ１１，Ｒ１
２，Ｒ２１，Ｒ２２と同等の作用を行なう電流源
Ｊ０１，Ｊ０２を選択されたデイジツト線から切
離す作用をする。
たとえば、デイジツト線選択信号VY1が低レベ
ルのとき、トランジスタQY11，QY12がともにオフ
であり、電流IRはメモリセルＭ１１，Ｍ２１に接
続された一対のデイジツト線に供給されない。一
方、トランジスタQY13はオフであるので、トラン
ジスタQS11のベース電圧は正電圧VSSに等しいの
で、トランジスタ対QS11，QS12の内、VSSより低
い電圧Vref0とが与えられているトランジスタQS12
がオフ、トランジスタQS11がオンとなる。同様に
トランジスタ対QS13，QS14の内、トランジスタ
QS14がオンとなる。したがつて、トランジスタ
QS12，QR11、ダイオードＤ１１、負電源J01からな
る電流通路と、トランジスタQS14，QR12、ダイオ
ードＤ１２、負電源J01からなる電流通路に電流
IHが分散して流れる。この結果上記の一対の非選
択のデイジツト線の電位はトランジスタQR11，
QR12のベースに印加される基準電圧Vref1により
決まる電圧に保持される。このように電流源J01、
ダイオードＤ１１，Ｄ１２、トランジスタQR11，
QR12等は非選択のデイジツト線を電流源J01に接
続することにより、その電圧を保持する働きをう
する。
ルのとき、トランジスタQY11，QY12がともにオフ
であり、電流IRはメモリセルＭ１１，Ｍ２１に接
続された一対のデイジツト線に供給されない。一
方、トランジスタQY13はオフであるので、トラン
ジスタQS11のベース電圧は正電圧VSSに等しいの
で、トランジスタ対QS11，QS12の内、VSSより低
い電圧Vref0とが与えられているトランジスタQS12
がオフ、トランジスタQS11がオンとなる。同様に
トランジスタ対QS13，QS14の内、トランジスタ
QS14がオンとなる。したがつて、トランジスタ
QS12，QR11、ダイオードＤ１１、負電源J01からな
る電流通路と、トランジスタQS14，QR12、ダイオ
ードＤ１２、負電源J01からなる電流通路に電流
IHが分散して流れる。この結果上記の一対の非選
択のデイジツト線の電位はトランジスタQR11，
QR12のベースに印加される基準電圧Vref1により
決まる電圧に保持される。このように電流源J01、
ダイオードＤ１１，Ｄ１２、トランジスタQR11，
QR12等は非選択のデイジツト線を電流源J01に接
続することにより、その電圧を保持する働きをう
する。
一方、信号VY1が高レベルのときには、トラン
ジスタQY13がオンとなり、ダイオードＤ１１，Ｄ
１２のカソードの電圧は、トランジスタのベース
エミツタ間降下分だけ低い値になる。一方レベル
シフト回路Ｌ１を介してトランジスタQY11，QY12
に信号VY1をレベルシフトした電圧が印加され、
これらのトランジスタがオンとなり、電流IRが流
れる。したがつて、レベルシフト量を適当に選ぶ
ことにより、ダイオードＤ１１，Ｄ１２のアノー
ド電圧をこれらのカソード電圧より低くできる。
この結果ダイオードＤ１１，Ｄ１２はオフとな
り、電流源J01はこれらの選択されたデイジツト
線から切り離される。なお、電流源J01の電流IH
は、トランジスタQY13を介して抵抗Ｒ３３に流れ
ることになる。
ジスタQY13がオンとなり、ダイオードＤ１１，Ｄ
１２のカソードの電圧は、トランジスタのベース
エミツタ間降下分だけ低い値になる。一方レベル
シフト回路Ｌ１を介してトランジスタQY11，QY12
に信号VY1をレベルシフトした電圧が印加され、
これらのトランジスタがオンとなり、電流IRが流
れる。したがつて、レベルシフト量を適当に選ぶ
ことにより、ダイオードＤ１１，Ｄ１２のアノー
ド電圧をこれらのカソード電圧より低くできる。
この結果ダイオードＤ１１，Ｄ１２はオフとな
り、電流源J01はこれらの選択されたデイジツト
線から切り離される。なお、電流源J01の電流IH
は、トランジスタQY13を介して抵抗Ｒ３３に流れ
ることになる。
レベルシフト回路Ｌ１，Ｌ２は次に説明するよ
うに場合によつては省略することができる。すな
わちトランジスタ対QY11とQY12、QY21とQY22のそ
れぞれ共通接続したベースを前記ダイオード対Ｄ
１１とＤ１２、Ｄ２１とＤ２２のそれぞれ共通接
続したカソードによつて駆動することにより、ト
ランジスタQY13，QY23にレベルシフト回路Ｌ１，
Ｌ２の作用を兼ねさせることができる。
うに場合によつては省略することができる。すな
わちトランジスタ対QY11とQY12、QY21とQY22のそ
れぞれ共通接続したベースを前記ダイオード対Ｄ
１１とＤ１２、Ｄ２１とＤ２２のそれぞれ共通接
続したカソードによつて駆動することにより、ト
ランジスタQY13，QY23にレベルシフト回路Ｌ１，
Ｌ２の作用を兼ねさせることができる。
上記第５図においては基準トランジスタQR11，
QR12，QR21，QR22、の各コレクタにそれぞれトラ
ンジスタQS11とQS12、QS13とQS14、QS21とQS22、
QS23とQS24よりなる電流切換回路を設け、読出し
信号の論理和回路形成用の抵抗Ｒ３１，Ｒ３２へ
流れる電流は選択されたデイジツト線からのみと
する作用を行なわせる。この電流切換回路の制御
信号としては、前記の電流源Ｊ０１，Ｊ０２の電
流IHにより抵抗Ｒ３３，Ｒ３４に生ずる電圧降下
を用いる。
QR12，QR21，QR22、の各コレクタにそれぞれトラ
ンジスタQS11とQS12、QS13とQS14、QS21とQS22、
QS23とQS24よりなる電流切換回路を設け、読出し
信号の論理和回路形成用の抵抗Ｒ３１，Ｒ３２へ
流れる電流は選択されたデイジツト線からのみと
する作用を行なわせる。この電流切換回路の制御
信号としては、前記の電流源Ｊ０１，Ｊ０２の電
流IHにより抵抗Ｒ３３，Ｒ３４に生ずる電圧降下
を用いる。
次に読出し増幅器について説明する。上記第５
図の読出し増幅器として従来は差動増幅器が用い
られるが、その出力を常時は低レベルにして読出
し出力が“１”のときのみ高レベルとし、かつこ
れを出力エミツタホロワのエミツタでワイアドオ
アをとることができるようにするため、通常はス
トローブパルスを用いてこれを達成している。こ
れに対し本発明においては抵抗Ｒ３１，Ｒ３２の
一端に印加される電圧VB1，VB2に適当な電位差
を加えることにより、きわめて簡単にこれを行な
うものである。
図の読出し増幅器として従来は差動増幅器が用い
られるが、その出力を常時は低レベルにして読出
し出力が“１”のときのみ高レベルとし、かつこ
れを出力エミツタホロワのエミツタでワイアドオ
アをとることができるようにするため、通常はス
トローブパルスを用いてこれを達成している。こ
れに対し本発明においては抵抗Ｒ３１，Ｒ３２の
一端に印加される電圧VB1，VB2に適当な電位差
を加えることにより、きわめて簡単にこれを行な
うものである。
第６図はこれを施した差動増幅器とその入力部
を示す。同図においては抵抗Ｒ３５を設けたこと
により、前記第５図における電源電圧VB1，VB2
に差をもたせた場合と等価的な作用をもたせたも
のである。かくすることにより差動増幅器を構成
するトランジスタQA1，QA2の動作を安定にし、
無入力時における出力を低レベルに保ち、読出し
出力が“１”のときのみ高レベルとすることがで
きる。
を示す。同図においては抵抗Ｒ３５を設けたこと
により、前記第５図における電源電圧VB1，VB2
に差をもたせた場合と等価的な作用をもたせたも
のである。かくすることにより差動増幅器を構成
するトランジスタQA1，QA2の動作を安定にし、
無入力時における出力を低レベルに保ち、読出し
出力が“１”のときのみ高レベルとすることがで
きる。
第５図に示した回路ではトランジスタQY13、ダ
イオードＤ１１，Ｄ１２、電流源J01等により電
圧保持回路が形成されるが、この回路は第４図の
回路に比べて、実質的には、ダイオードＤ１１，
Ｄ１２を余分に必要とするが、すでに述べたごと
く、このトランジスタQY13のコレクタを電流を用
いて読出し増幅器を制御することができるという
利点がある。
イオードＤ１１，Ｄ１２、電流源J01等により電
圧保持回路が形成されるが、この回路は第４図の
回路に比べて、実質的には、ダイオードＤ１１，
Ｄ１２を余分に必要とするが、すでに述べたごと
く、このトランジスタQY13のコレクタを電流を用
いて読出し増幅器を制御することができるという
利点がある。
以上詳述したように、本発明によるときは電流
切換形記憶装置の読出し電流または書込み電流供
給用電流源の数を減少し消費電力をきわめて減少
することができ、デイジツト線の電位変動を軽減
してこれによる雑音を減少し、さらに読出し増幅
器を安定に動作するようにしたもので、半導体記
憶装置として大きな利点をもたらすものである。
なお、本願の発明により電力消費が節約された
が、電力消費を従来と同じ値まで許容すると、本
願の電流源の電流容量を増大することができる。
すなわち、各デイジツト線に結合されていた個々
の電流源を１個所に集中的に配置したこと等価に
なり、これにより、消費電力を増大せずに高速化
が可能となるという大きな効果を発揮することに
なる。
切換形記憶装置の読出し電流または書込み電流供
給用電流源の数を減少し消費電力をきわめて減少
することができ、デイジツト線の電位変動を軽減
してこれによる雑音を減少し、さらに読出し増幅
器を安定に動作するようにしたもので、半導体記
憶装置として大きな利点をもたらすものである。
なお、本願の発明により電力消費が節約された
が、電力消費を従来と同じ値まで許容すると、本
願の電流源の電流容量を増大することができる。
すなわち、各デイジツト線に結合されていた個々
の電流源を１個所に集中的に配置したこと等価に
なり、これにより、消費電力を増大せずに高速化
が可能となるという大きな効果を発揮することに
なる。
第１図は電流切換形マルチエミツタメモリセル
および読出し、書込み回路を示す回路図、第２図
は上記第１図のメモリセルを用いたメモリマトリ
クス回路図、第３図は本発明の実施例の内、消費
電力低減に関する部分の回路図、第４図ないし第
６図は本発明の実施例の回路図である。 Ｃ１……電源端子、Ｅ１……エミツタ駆動端
子、Ｅ２，Ｅ３……電源端子、DIFA……差動増
幅器、Ｊ１，Ｊ２，Ｊ１１，Ｊ１２，Ｊ２１，Ｊ
２２……電流源、Ｌ１，Ｌ２……レベルシフト回
路、Ｍ，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２……メ
モリセル、Ｑ１，Ｑ２……メモリセル用トランジ
スタ、QR……基準トランジスタ、QR11〜QR13，
QR21〜QR23……読出し信号検出用トランジスタ、
QS11〜QS14，QS21〜QS24……読出し回路切換用ト
ランジスタ、QW0，QW1，QW11，QW12，QW21，
QW22……書込み制御用トランジスタ、QY11〜
QY13，QY21〜QY23……デイジツト線選択用トラン
ジスタ、Ｓ１，Ｓ２……書込兼読出し増幅器、Ｔ
１，Ｔ２……出力端子、Vref，Vref0，Vref1，
Vref2……基準電圧、VEE，VB1，VB2，VSS：電源
電圧、VY1，VY2……デイジツト線対選択信号、
VW0，VW1……書込制御信号、Ｒ１１，Ｒ１２，
Ｒ２１，Ｒ２２……雑音防止用抵抗。
および読出し、書込み回路を示す回路図、第２図
は上記第１図のメモリセルを用いたメモリマトリ
クス回路図、第３図は本発明の実施例の内、消費
電力低減に関する部分の回路図、第４図ないし第
６図は本発明の実施例の回路図である。 Ｃ１……電源端子、Ｅ１……エミツタ駆動端
子、Ｅ２，Ｅ３……電源端子、DIFA……差動増
幅器、Ｊ１，Ｊ２，Ｊ１１，Ｊ１２，Ｊ２１，Ｊ
２２……電流源、Ｌ１，Ｌ２……レベルシフト回
路、Ｍ，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２……メ
モリセル、Ｑ１，Ｑ２……メモリセル用トランジ
スタ、QR……基準トランジスタ、QR11〜QR13，
QR21〜QR23……読出し信号検出用トランジスタ、
QS11〜QS14，QS21〜QS24……読出し回路切換用ト
ランジスタ、QW0，QW1，QW11，QW12，QW21，
QW22……書込み制御用トランジスタ、QY11〜
QY13，QY21〜QY23……デイジツト線選択用トラン
ジスタ、Ｓ１，Ｓ２……書込兼読出し増幅器、Ｔ
１，Ｔ２……出力端子、Vref，Vref0，Vref1，
Vref2……基準電圧、VEE，VB1，VB2，VSS：電源
電圧、VY1，VY2……デイジツト線対選択信号、
VW0，VW1……書込制御信号、Ｒ１１，Ｒ１２，
Ｒ２１，Ｒ２２……雑音防止用抵抗。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線および複数のデイジツト線お
よび各ワード線と各デイジツト線の交点に設けら
れたメモリセルからなるメモリセルマトリツクス
と、該デイジツト線を介して選択されたメモリセ
ルの読出し又は書込みを行う回路と、上記複数の
デイジツト線に共通に設けられた電流源と、該電
流源を選択すべきデイジツト線に選択的に接続す
るためのスイツチ手段と、各デイジツト線の電圧
を当該デイジツト線が非選択の時に所定の値に保
持するための電圧保持回路を各デイジツトに設け
た記憶装置であつて、前記スイツチ手段が、デイ
ジツト線選択信号が入力されるトランジスタと、
書き込み信号が入力されるトランジスタとを有し
て構成される多入力電流切換回路であることを特
徴とする記憶装置。 ２ 複数のワード線と、それぞれコレクタ負荷を
有し交差接続によりフリツプフロツプを形成した
２個のマルチエミツタトランジスタにより構成さ
れた複数個のメモリセルを、１対をなし、一方が
高電位のときは他方が低電位となる２本のデイジ
ツト線上に配置し、かつ上記メモリセルの各マル
チエミツタトランジスタの一つのエミツタをそれ
ぞれ前記各デイジツト線に接続したメモリセル列
を複数設けて構成したメモリマトリツクスと、上
記デイジツト線を介して選択されたメモリセルの
読出し又は書込みを行う回路と、上記複数のデイ
ジツト線に共通に設けられた電流源と、該電流源
を選択すべきデイジツト線に選択的に接続するた
めのスイツチ手段と、各デイジツト線の電圧を当
該デイジツト線が非選択の時に所定の値に保持す
るために少なくとも１つのトランジスタのエミツ
タを上記デイジツト線に接続した構成を有する電
圧保持回路を上記デイジツト線に設けたことを特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59157561A JPS6063789A (ja) | 1984-07-30 | 1984-07-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59157561A JPS6063789A (ja) | 1984-07-30 | 1984-07-30 | 記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142090A Division JPS5847794B2 (ja) | 1982-08-18 | 1982-08-18 | 記億装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063789A JPS6063789A (ja) | 1985-04-12 |
| JPS63876B2 true JPS63876B2 (ja) | 1988-01-08 |
Family
ID=15652368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59157561A Granted JPS6063789A (ja) | 1984-07-30 | 1984-07-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063789A (ja) |
-
1984
- 1984-07-30 JP JP59157561A patent/JPS6063789A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6063789A (ja) | 1985-04-12 |
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