JPS6412195B2 - - Google Patents
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- JPS6412195B2 JPS6412195B2 JP58092047A JP9204783A JPS6412195B2 JP S6412195 B2 JPS6412195 B2 JP S6412195B2 JP 58092047 A JP58092047 A JP 58092047A JP 9204783 A JP9204783 A JP 9204783A JP S6412195 B2 JPS6412195 B2 JP S6412195B2
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- semiconductor element
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- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Control Of Ac Motors In General (AREA)
- Control Of Direct Current Motors (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は負荷に電流を繰返し開閉して供給する
パワートランジスタのベース（ゲーート）を駆動
するための、簡単、安価に構成された駆動回路に
関する。
パワートランジスタのベース（ゲーート）を駆動
するための、簡単、安価に構成された駆動回路に
関する。
以下各図の説明において同一の符号は同一また
は相当部分を示す。
は相当部分を示す。
第１図は一例としていわゆるDCチヨツパー回
路内における従来のパワートランジスタの駆動回
路の例を示す。図中１は直流の主電源、２はパワ
ートランジスタとしての主トランジスタ６にベー
ス電流Ib１を供給する駆動電源、３は該ベース電
流Ib１を制限する抵抗、４は駆動トランジスタ、
７は負荷でこの場合はモータの例を示す。８は該
モータの電流の断続時に、該モータのインダクタ
ンスにもとづく誘起電圧を吸収するフリーホイー
リングダイオードである。
路内における従来のパワートランジスタの駆動回
路の例を示す。図中１は直流の主電源、２はパワ
ートランジスタとしての主トランジスタ６にベー
ス電流Ib１を供給する駆動電源、３は該ベース電
流Ib１を制限する抵抗、４は駆動トランジスタ、
７は負荷でこの場合はモータの例を示す。８は該
モータの電流の断続時に、該モータのインダクタ
ンスにもとづく誘起電圧を吸収するフリーホイー
リングダイオードである。
次に本回路の動作を述べると、図外の制御回路
から駆動トランジスタ４のベースに、傍の波形で
示されるような、繰返して断続される、制御信号
CSとしてのベース電流Ib２を与えて駆動トラン
ジスタ４を繰返し開閉させると、駆動トランジス
タ４がONのときは、主トランジスタ６の前記ベ
ース電流Ib１は駆動トランジスタ４のコレクタ・
エミツタにより短絡されて、主トランジスタ６は
OFFとなり、駆動トランジスタ４がOFFのとき
は前記ベース電流Ib１が主トランジスタ６に供給
されて主トランジスタ６はONし、モータ７に主
電源１の電圧が加えられる。このようにして前記
ベース電流Ib２の断続の時間比を可変することに
より、主電源１から負荷７に与えられる平均電圧
が可変できモータの制御ができる。
から駆動トランジスタ４のベースに、傍の波形で
示されるような、繰返して断続される、制御信号
CSとしてのベース電流Ib２を与えて駆動トラン
ジスタ４を繰返し開閉させると、駆動トランジス
タ４がONのときは、主トランジスタ６の前記ベ
ース電流Ib１は駆動トランジスタ４のコレクタ・
エミツタにより短絡されて、主トランジスタ６は
OFFとなり、駆動トランジスタ４がOFFのとき
は前記ベース電流Ib１が主トランジスタ６に供給
されて主トランジスタ６はONし、モータ７に主
電源１の電圧が加えられる。このようにして前記
ベース電流Ib２の断続の時間比を可変することに
より、主電源１から負荷７に与えられる平均電圧
が可変できモータの制御ができる。
上記の例のように主トランジスタ６を駆動する
ための駆動電源２は、従来は主電源１とは独立し
て設けられており、第２図に示すようないわゆる
三相インバータの主回路構成のように多くの主ト
ランジスタ６−１，〜，６−６を必要とする回路
では、主トランジスタと同数の独立した駆動電源
が必要となり、駆動回路が複雑、高価となる欠点
がある。
ための駆動電源２は、従来は主電源１とは独立し
て設けられており、第２図に示すようないわゆる
三相インバータの主回路構成のように多くの主ト
ランジスタ６−１，〜，６−６を必要とする回路
では、主トランジスタと同数の独立した駆動電源
が必要となり、駆動回路が複雑、高価となる欠点
がある。
この欠点を排除する方法の一つとして、主トラ
ンジスタのベース駆動を主電源の電圧を利用して
行う方法があり、第３図にその回路の一例を示
す。この回路では駆動トランジスタ４のOFFの
とき、主トランジスタ６のベース電流Ib１を主電
源１より抵抗３を介して供給して主トランジスタ
６をONさせ、また駆動トランジスタ４のONの
とき前記ベース電流Ib１を駆動トランジスタ４の
コレクタ・エミツタにより短絡して主トランジス
タをOFFする。しかしながらこの回路は図のよ
うに主トランジスタ６のコレクタ側に負荷を置か
ねばならぬと言つた回路構成上の制約があり、各
種の回路構成に適用できない欠点がある。
ンジスタのベース駆動を主電源の電圧を利用して
行う方法があり、第３図にその回路の一例を示
す。この回路では駆動トランジスタ４のOFFの
とき、主トランジスタ６のベース電流Ib１を主電
源１より抵抗３を介して供給して主トランジスタ
６をONさせ、また駆動トランジスタ４のONの
とき前記ベース電流Ib１を駆動トランジスタ４の
コレクタ・エミツタにより短絡して主トランジス
タをOFFする。しかしながらこの回路は図のよ
うに主トランジスタ６のコレクタ側に負荷を置か
ねばならぬと言つた回路構成上の制約があり、各
種の回路構成に適用できない欠点がある。
本発明の目的は上述の欠点を除き、主電源の電
圧を利用し、かつ多種類の主回路構成にも適用可
能な主トランジスタの駆動回路を提供しようとす
るもので、これにより駆動回路の構成を簡単かつ
低価格となるようにし、駆動回路を通称パワート
ランジスタモジユールと呼ばれる個別半導体製品
にも容易に内蔵できるようにすることである。
圧を利用し、かつ多種類の主回路構成にも適用可
能な主トランジスタの駆動回路を提供しようとす
るもので、これにより駆動回路の構成を簡単かつ
低価格となるようにし、駆動回路を通称パワート
ランジスタモジユールと呼ばれる個別半導体製品
にも容易に内蔵できるようにすることである。
本発明の要点は、それぞれ第１、第２の主端子
と１つの制御用端子を少なくとも有する主半導体
素子と駆動半導体素子とを備え、前記主半導体素
子の第１または第２の主端子と制御用端子との間
に前記駆動半導体素子の第１、第２主端子を接続
し、前記主半導体素子の第１、第２主端子を直流
電源と負荷との間に直列に接続し、前記駆動半導
体素子の制御用端子への制御信号により前記駆動
半導体素子と前記主半導体素子を作動させて負荷
に供給する電流を開閉する回路において、前記主
半導体素子がオフの状態時に前記主半導体素子に
印加される前記直流電源の電圧によりダイオード
と第１の抵抗との直列接続を介して充電されるコ
ンデンサを前記主半導体素子と並列に接続し、前
記主半導体素子がオンの状態時に前記主半導体素
子の制御用端子に前記コンデンサの電圧または電
流を印加させる第２の抵抗を前記主半導体素子の
制御用端子と前記コンデンサの一端に接続するよ
うにした点にある。
と１つの制御用端子を少なくとも有する主半導体
素子と駆動半導体素子とを備え、前記主半導体素
子の第１または第２の主端子と制御用端子との間
に前記駆動半導体素子の第１、第２主端子を接続
し、前記主半導体素子の第１、第２主端子を直流
電源と負荷との間に直列に接続し、前記駆動半導
体素子の制御用端子への制御信号により前記駆動
半導体素子と前記主半導体素子を作動させて負荷
に供給する電流を開閉する回路において、前記主
半導体素子がオフの状態時に前記主半導体素子に
印加される前記直流電源の電圧によりダイオード
と第１の抵抗との直列接続を介して充電されるコ
ンデンサを前記主半導体素子と並列に接続し、前
記主半導体素子がオンの状態時に前記主半導体素
子の制御用端子に前記コンデンサの電圧または電
流を印加させる第２の抵抗を前記主半導体素子の
制御用端子と前記コンデンサの一端に接続するよ
うにした点にある。
以下第４〜９図にもとづいて本発明を説明す
る。第４図は本発明の一実施例として第１図に対
応する回路構成図である。第４図Ａにおいて第１
図との相異は主トランジスタ６のベース電流Ib１
を供給する駆動電源２に代りコンデンサ９、抵抗
１０、ツエナーダイオード１１、ダイオード１２
が付加されている点である。第４図Ａの動作を第
８図の波形と対応しつ説明すると、駆動トランジ
スタ４に制御信号CSとしてのベース電流Ib２が
印加され、駆動トランジスタ４がONの状態（第
８図期間Ｔ１）では主トランジスタ６のベース・
エミツタは駆動トランジスタ４により短絡されて
主トランジスタ６はOFF従つて主トランジスタ
６のコレクタ・エミツタ間には主電源１の電圧が
印加されており、コンデンサ９は主電源１→ダイ
オード１２→抵抗１０→コンデンサ９→負荷７の
閉回路で急速に充電される。なお抵抗１０を通る
電流の一部は抵抗３→駆動トランジスタ４のコレ
クタ・エミツタに分流したのち再び合流する。こ
のときツエナダイオード１１はコンデンサ９の充
電電圧ecが過大とならぬように制限するが、回路
条件によつては省略することができる。
る。第４図は本発明の一実施例として第１図に対
応する回路構成図である。第４図Ａにおいて第１
図との相異は主トランジスタ６のベース電流Ib１
を供給する駆動電源２に代りコンデンサ９、抵抗
１０、ツエナーダイオード１１、ダイオード１２
が付加されている点である。第４図Ａの動作を第
８図の波形と対応しつ説明すると、駆動トランジ
スタ４に制御信号CSとしてのベース電流Ib２が
印加され、駆動トランジスタ４がONの状態（第
８図期間Ｔ１）では主トランジスタ６のベース・
エミツタは駆動トランジスタ４により短絡されて
主トランジスタ６はOFF従つて主トランジスタ
６のコレクタ・エミツタ間には主電源１の電圧が
印加されており、コンデンサ９は主電源１→ダイ
オード１２→抵抗１０→コンデンサ９→負荷７の
閉回路で急速に充電される。なお抵抗１０を通る
電流の一部は抵抗３→駆動トランジスタ４のコレ
クタ・エミツタに分流したのち再び合流する。こ
のときツエナダイオード１１はコンデンサ９の充
電電圧ecが過大とならぬように制限するが、回路
条件によつては省略することができる。
次に前記ベース電流Ib２の流入を止め駆動トラ
ンジスタ４をOFFとした状態（第８図期間Ｔ２）
では主トランジスタ６にはコンデンサ９から抵抗
３を介してベース電流Ib１が供給され主トランジ
スタ６はONする。このとき主トランジスタ６の
コレクタ・エミツタ電圧はコレクタ飽和電圧まで
低下するが、主トランジスタ６のコレクタ・エミ
ツタへのコンデンサ９の放電はダイオード１２に
より阻止されて、コンデンサ９の充電電圧ecはゆ
るやかに下降する。
ンジスタ４をOFFとした状態（第８図期間Ｔ２）
では主トランジスタ６にはコンデンサ９から抵抗
３を介してベース電流Ib１が供給され主トランジ
スタ６はONする。このとき主トランジスタ６の
コレクタ・エミツタ電圧はコレクタ飽和電圧まで
低下するが、主トランジスタ６のコレクタ・エミ
ツタへのコンデンサ９の放電はダイオード１２に
より阻止されて、コンデンサ９の充電電圧ecはゆ
るやかに下降する。
現在この種のパワートランジスタの応用では主
トランジスタ６を高周波で開閉スイツチングする
ことが一般化しており、このスイツチングの周期
と主トランジスタの特性などに対応して抵抗１
０，３やコンデンサ９などの値を選定することが
できる。
トランジスタ６を高周波で開閉スイツチングする
ことが一般化しており、このスイツチングの周期
と主トランジスタの特性などに対応して抵抗１
０，３やコンデンサ９などの値を選定することが
できる。
第４図Ｂは第４図Ａの駆動トランジスタ４に代
りホトカプラPC内のホトトランジスタ４１を接
続したもので、この場合ホトトランジスタ４１の
開，閉は、ホトカプラPC内のホトダイオードPD
に流れる、制御信号CSとしての順電流IFの断続
によつて行われ、制御信号CSを出力する制御回
路と絶縁された極めて簡単な回路が実現できる。
りホトカプラPC内のホトトランジスタ４１を接
続したもので、この場合ホトトランジスタ４１の
開，閉は、ホトカプラPC内のホトダイオードPD
に流れる、制御信号CSとしての順電流IFの断続
によつて行われ、制御信号CSを出力する制御回
路と絶縁された極めて簡単な回路が実現できる。
第５図Ａは本発明の他の実施例としての回路構
成を示したもので、第４図との差は主トランジス
タ６にはダーリントン接続で補助トランジスタ６
Ａが付加されている点である。
成を示したもので、第４図との差は主トランジス
タ６にはダーリントン接続で補助トランジスタ６
Ａが付加されている点である。
この回路では主トランジスタ６をONするとき
コンデンサ９から抵抗３を介して補助トランジス
タ６Ａにベース電流IbAを供給することにより、
増巾されたエミツタ電流としてのベース電流Ib１
が補助トランジスタ６Ａのコレクタ・エミツタを
介して主電源１側から、主トランジスタ６に供給
される。このため前記ベース電流IbAは第４図の
場合のベース電流Ib１より小さくできるのでコン
デンサ９の容量を小さく、また抵抗１０，３の値
を大きく、すなわち主トランジスタ６の駆動回路
を小形化することができる。
コンデンサ９から抵抗３を介して補助トランジス
タ６Ａにベース電流IbAを供給することにより、
増巾されたエミツタ電流としてのベース電流Ib１
が補助トランジスタ６Ａのコレクタ・エミツタを
介して主電源１側から、主トランジスタ６に供給
される。このため前記ベース電流IbAは第４図の
場合のベース電流Ib１より小さくできるのでコン
デンサ９の容量を小さく、また抵抗１０，３の値
を大きく、すなわち主トランジスタ６の駆動回路
を小形化することができる。
第５図Ｂは補助トランジスタ６Ａとして、バイ
ポーラ形のトランジスタに代り電界効果トランジ
スタ（以後FETと略す）を用い、また駆動トラ
ンジスタ４としてホトカプラPC内のホトトラン
ジスタ４１を用いた点が主な相異点である。この
場合補助トランジスタ６ＡのゲートＧ１とソース
Ｓ１との間は極めて高インピーダンスであり、従
つて抵抗３，１０の値も第５図Ａの場合に比し、
さらに高い値に、またコンデンサ９の容量もさら
に小さい値とすることができる。この場合の回路
動作は第４図Ｂと同様、ホトカプラPC内のホト
ダイオードPDに順電流IFを流してホトランジス
タ４１をONさせると主トランジスタ６のベー
ス・エミツタはスピードアツプダイオードSDを
介して急速に短絡されOFFとなる。このとき補
助トランジスタ６ＡのゲートＧ１・ソースＳ１間
も逆バイアスされ補助トランジスタ６Ａのドレイ
ンＤ１・ソースＳ１間はOFFとなる。なおスピ
ードアツプダイオードSDは、主トランジスタ６
内の接合部の電荷を急速にホトトランジスタ４１
に放電させて、主トランジスタ６のONからOFF
へのスイツチング時間を短縮する役割を持つが、
回路条件によつては省略することもできる。また
PRはホトランジスタ４１のベース・エミツタ間
に付加された抵抗で、ホトトランジスタ４１の特
性や耐圧を安定化する役割を持つが回路条件によ
つては省略することもできる。
ポーラ形のトランジスタに代り電界効果トランジ
スタ（以後FETと略す）を用い、また駆動トラ
ンジスタ４としてホトカプラPC内のホトトラン
ジスタ４１を用いた点が主な相異点である。この
場合補助トランジスタ６ＡのゲートＧ１とソース
Ｓ１との間は極めて高インピーダンスであり、従
つて抵抗３，１０の値も第５図Ａの場合に比し、
さらに高い値に、またコンデンサ９の容量もさら
に小さい値とすることができる。この場合の回路
動作は第４図Ｂと同様、ホトカプラPC内のホト
ダイオードPDに順電流IFを流してホトランジス
タ４１をONさせると主トランジスタ６のベー
ス・エミツタはスピードアツプダイオードSDを
介して急速に短絡されOFFとなる。このとき補
助トランジスタ６ＡのゲートＧ１・ソースＳ１間
も逆バイアスされ補助トランジスタ６Ａのドレイ
ンＤ１・ソースＳ１間はOFFとなる。なおスピ
ードアツプダイオードSDは、主トランジスタ６
内の接合部の電荷を急速にホトトランジスタ４１
に放電させて、主トランジスタ６のONからOFF
へのスイツチング時間を短縮する役割を持つが、
回路条件によつては省略することもできる。また
PRはホトランジスタ４１のベース・エミツタ間
に付加された抵抗で、ホトトランジスタ４１の特
性や耐圧を安定化する役割を持つが回路条件によ
つては省略することもできる。
次に前記順電流IFを断ち、ホトトランジスタ
４１をOFFとすると補助トランジスタ６Ａのソ
ースＳ１に対するゲートＧ１の電圧は上昇し、補
助トランジスタ６ＡのドレインＤ１・ソースＳ１
間はON状態となつて主トランジスタ６はONす
る。
４１をOFFとすると補助トランジスタ６Ａのソ
ースＳ１に対するゲートＧ１の電圧は上昇し、補
助トランジスタ６ＡのドレインＤ１・ソースＳ１
間はON状態となつて主トランジスタ６はONす
る。
第６図，第７図も本発明の異つた実施例を示
し、図では簡単のために主電源１と負荷７は省略
されている。第６図は第５図Ｂの変形回路で駆動
トランジスタ４、新に付加された駆動補助トラン
ジスタ４Ａ、補助トランジスタ６Ａとしてそれぞ
れFETが用いられている。第６図の動作は制御
信号CSの入力により駆動トランジスタ４のソー
スＳ２に対するゲートＧ２の電位を駆動トランジ
スタ４の導通可能な電位以上に高めると、駆動ト
ランジスタ４のドレインＤ２，ソースＳ２間が
ONして補助トランジスタ６ＡのゲートＧ１，ソ
ースＳ１間の電位を下げ補助トランジスタ６Ａの
ドレインＤ１，ソースＳ１間をOFFにすると同
時に、同じ制御信号CSを受けて駆動補助トラン
ジスタ４ＡのドレインＤ３，ソースＳ３間もON
し主トランジスタ６のベース、エミツタが短絡さ
れる。この回路では第５図Ｂのようにトランジス
タ６のベース、エミツタがスピードアツプダイオ
ードSDを介してホトトランジスタ４１で短絡さ
れる代りに、直接駆動補助トランジスタ４Ａで短
絡されるため、主トランジスタ６のターンオフ時
間をさらに短縮でき、ON／OFF動作の周波数や
耐圧従つて主電源１の電圧を高めることができ
る。しかし前記駆動補助トランジスタ４Ａは第５
図ＢのスピードアツプダイオードSDと同様、回
路条件によつては省略することができる。
し、図では簡単のために主電源１と負荷７は省略
されている。第６図は第５図Ｂの変形回路で駆動
トランジスタ４、新に付加された駆動補助トラン
ジスタ４Ａ、補助トランジスタ６Ａとしてそれぞ
れFETが用いられている。第６図の動作は制御
信号CSの入力により駆動トランジスタ４のソー
スＳ２に対するゲートＧ２の電位を駆動トランジ
スタ４の導通可能な電位以上に高めると、駆動ト
ランジスタ４のドレインＤ２，ソースＳ２間が
ONして補助トランジスタ６ＡのゲートＧ１，ソ
ースＳ１間の電位を下げ補助トランジスタ６Ａの
ドレインＤ１，ソースＳ１間をOFFにすると同
時に、同じ制御信号CSを受けて駆動補助トラン
ジスタ４ＡのドレインＤ３，ソースＳ３間もON
し主トランジスタ６のベース、エミツタが短絡さ
れる。この回路では第５図Ｂのようにトランジス
タ６のベース、エミツタがスピードアツプダイオ
ードSDを介してホトトランジスタ４１で短絡さ
れる代りに、直接駆動補助トランジスタ４Ａで短
絡されるため、主トランジスタ６のターンオフ時
間をさらに短縮でき、ON／OFF動作の周波数や
耐圧従つて主電源１の電圧を高めることができ
る。しかし前記駆動補助トランジスタ４Ａは第５
図ＢのスピードアツプダイオードSDと同様、回
路条件によつては省略することができる。
次に第７図では第４図Ｂにおける主トランジス
タ６がFETに置き換わり、また抵抗３とホトカ
プラPCのホトトランジスタ４１の位置が互に入
れ換つている。この回路では制御信号CSによつ
てホトカプラPCのホトダイオードPDに順電流IF
が流れホトトランジスタ４１がONすると、主ト
ランジスタ６のゲートGO、ソースSO間の電位上
昇によつて主トランジスタのドレインDO、ソー
スSO間がONし、他方順電流IFが０となるとホ
トトランジスタ４１はOFF、従つて主トランジ
スタ６のゲートGO、ソースSO間は短絡抵抗GR
により短絡されて、主トランジスタ６のドレイン
DO、ソースSO間はOFFとなる。この場合順電
流IFの断、続と主トランジスタ６のON／OFFと
の関係が第４図Ｂの場合と逆になる。
タ６がFETに置き換わり、また抵抗３とホトカ
プラPCのホトトランジスタ４１の位置が互に入
れ換つている。この回路では制御信号CSによつ
てホトカプラPCのホトダイオードPDに順電流IF
が流れホトトランジスタ４１がONすると、主ト
ランジスタ６のゲートGO、ソースSO間の電位上
昇によつて主トランジスタのドレインDO、ソー
スSO間がONし、他方順電流IFが０となるとホ
トトランジスタ４１はOFF、従つて主トランジ
スタ６のゲートGO、ソースSO間は短絡抵抗GR
により短絡されて、主トランジスタ６のドレイン
DO、ソースSO間はOFFとなる。この場合順電
流IFの断、続と主トランジスタ６のON／OFFと
の関係が第４図Ｂの場合と逆になる。
第９図は第５図Ｂにおけるパワートランジスタ
モジユールTMの部分を、第２図の３相インバー
タの主回路構成にパワートランジスタモジユール
TM−１，〜，TM−６として適用した例を示
す。この場合例えばパワートランジスタモジユー
ル（以後単にモジユールと略す）TM−１につい
て見ると、当初全てのモジユールTM−１〜TM
−６がOFFの状態では、モジユールTM−１内の
主トランジスタ６のコレクタ・エミツタ間には、
モジユールTM−４内の主トランジスタ６と主電
源１の電圧を分圧する形で電圧が印加され、モジ
ユールTM−１内のコンデンサ９に充電が行われ
る。次に各モジユールがON／OFFの動作に入つ
た場合にはモジユールTM−１の主トランジスタ
６がOFFのとき、モジユールTM−４の主トラン
ジスタ６はONとなるような制御動作が行われ、
モジユールTM−１の主トランジスタ６には主電
源１の全電圧が印加され、前記と同様モジユール
TM−１内のコンデンサ９への充電が行われる。
モジユールTMの部分を、第２図の３相インバー
タの主回路構成にパワートランジスタモジユール
TM−１，〜，TM−６として適用した例を示
す。この場合例えばパワートランジスタモジユー
ル（以後単にモジユールと略す）TM−１につい
て見ると、当初全てのモジユールTM−１〜TM
−６がOFFの状態では、モジユールTM−１内の
主トランジスタ６のコレクタ・エミツタ間には、
モジユールTM−４内の主トランジスタ６と主電
源１の電圧を分圧する形で電圧が印加され、モジ
ユールTM−１内のコンデンサ９に充電が行われ
る。次に各モジユールがON／OFFの動作に入つ
た場合にはモジユールTM−１の主トランジスタ
６がOFFのとき、モジユールTM−４の主トラン
ジスタ６はONとなるような制御動作が行われ、
モジユールTM−１の主トランジスタ６には主電
源１の全電圧が印加され、前記と同様モジユール
TM−１内のコンデンサ９への充電が行われる。
以上詳述したように本発明によれば、主トラン
ジスタがOFFの状態で、そのコレクタ・エミツ
タ間に印加される主電源の電圧により充電される
コンデンサの電圧を用いて主トランジスタのベー
ス駆動を行うこととしたため、高速で主トランジ
スタの開閉スイツチングを行う応用回路におい
て、主トランジスタの駆動回路を極めて簡単化す
ることができ、また駆動回路を主トランジスタの
モジユールに内蔵することが容易となり、かつ大
巾なコストダウンが達成できる。
ジスタがOFFの状態で、そのコレクタ・エミツ
タ間に印加される主電源の電圧により充電される
コンデンサの電圧を用いて主トランジスタのベー
ス駆動を行うこととしたため、高速で主トランジ
スタの開閉スイツチングを行う応用回路におい
て、主トランジスタの駆動回路を極めて簡単化す
ることができ、また駆動回路を主トランジスタの
モジユールに内蔵することが容易となり、かつ大
巾なコストダウンが達成できる。
本発明はトランジスタインバータ、トランジス
タDCチヨツパーなどいわゆるパワーエレクトロ
ニクス回路用のトランジスタモジユールに広く適
用することができる。
タDCチヨツパーなどいわゆるパワーエレクトロ
ニクス回路用のトランジスタモジユールに広く適
用することができる。
第１図は従来のパワートランジスタ駆動回路の
構成例を示す図、第２図はパワートランジスタの
多用される主回路構成の一例を示す図、第３図は
従来のパワートランジスタ駆動回路の他の構成例
を示す図、第４図乃至第７図は本発明のパワート
ランジスタ駆動回路の構成例を示す図、第８図は
第４図、第５図に対応する動作波形の例を示す
図、第９図は本発明を利用した、第２図に対応す
る主回路構成例を示す図である。 １……主電源、３……抵抗、４……駆動トラン
ジスタ、６……主トランジスタ、６Ａ……補助ト
ランジスタ、９……コンデンサ、１０……抵抗、
１２……ダイオード、４１……ホトトランジス
タ。
構成例を示す図、第２図はパワートランジスタの
多用される主回路構成の一例を示す図、第３図は
従来のパワートランジスタ駆動回路の他の構成例
を示す図、第４図乃至第７図は本発明のパワート
ランジスタ駆動回路の構成例を示す図、第８図は
第４図、第５図に対応する動作波形の例を示す
図、第９図は本発明を利用した、第２図に対応す
る主回路構成例を示す図である。 １……主電源、３……抵抗、４……駆動トラン
ジスタ、６……主トランジスタ、６Ａ……補助ト
ランジスタ、９……コンデンサ、１０……抵抗、
１２……ダイオード、４１……ホトトランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ それぞれ第１、第２の主端子と１つの制御用
端子を少なくとも有する主半導体素子と駆動半導
体素子とを備え、前記主半導体素子の第１または
第２の主端子と制御用端子との間に前記駆動半導
体素子の第１、第２主端子を接続し、前記主半導
体素子の第１、第２主端子を直流電源と負荷との
間に直列に接続し、前記駆動半導体素子の制御用
端子への制御信号により前記駆動半導体素子と前
記主半導体素子を作動させて負荷に供給する電流
を開閉する回路において、前記主半導体素子がオ
フの状態時に前記主半導体素子に印加される前記
直流電源の電圧によりダイオードと第１の抵抗と
の直列接続を介して充電されるコンデンサを前記
主半導体素子と並列に接続し、前記主半導体素子
がオンの状態時に前記主半導体素子の制御用端子
に前記コンデンサの電圧または電流を印加させる
第２の抵抗を前記主半導体素子の制御用端子と前
記コンデンサの一端に接続したことを特徴とする
トランジスタ駆動回路。 ２ 特許請求の範囲第１項に記載のトランジスタ
駆動回路において、前記主半導体素子は１または
ダーリントン接続された複数のトランジスタから
なることを特徴とするトランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092047A JPS59218038A (ja) | 1983-05-25 | 1983-05-25 | トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092047A JPS59218038A (ja) | 1983-05-25 | 1983-05-25 | トランジスタ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218038A JPS59218038A (ja) | 1984-12-08 |
| JPS6412195B2 true JPS6412195B2 (ja) | 1989-02-28 |
Family
ID=14043599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58092047A Granted JPS59218038A (ja) | 1983-05-25 | 1983-05-25 | トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218038A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237084A (ja) * | 1985-08-09 | 1987-02-18 | Semiconductor Res Found | 静電誘導サイリスタ直流電動機 |
| CN103296947A (zh) * | 2012-02-28 | 2013-09-11 | 快捷半导体(苏州)有限公司 | 马达驱动电路、方法及其应用设备 |
-
1983
- 1983-05-25 JP JP58092047A patent/JPS59218038A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59218038A (ja) | 1984-12-08 |
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