JPS642245B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルフイルタに関するものであ
り、さらに詳しくは、蓄積装置からサンプル値の
各ビツトに対応するベクトルを用いて、順次に数
表出力を読み出し、それらの値を累算することに
よつてフイルタ出力を得るデイジタルフイルタに
関するものである。

理論によれば、一般にデイジタルフイルタにお
いては、連続信号ｘ（ｔ）をＴ（秒）間隔で標本化
（サンプリング）して得られる離散信号（サンプ
ル値）ｘ（nT）を入力系列とするとき、出力系列
ｙ（nT）は ｙ（nT）＝_K 〓^K=0 a_kｘ｛（ｎ−ｋ）Ｔ｝＋_L 〓^l=1 b_lｙ｛（ｎ−ｌ）Ｔ｝ …(1) なる定係数線形差分方程式から求められ、やはり
サンプル値である。

式(1)は少なくとも１つのb_lが零でないときには
巡回形デイジタルフイルタを表わし、すべてのb_l
が零のときには非巡回形デイジタルフイルタを表
わす。式(1)を便宜的に y_o＝_K 〓^K=1 a_kx_o-k＋_L 〓^l=1 b_ly_o-l …(2) と表記する。

ただし、x_o-k△ ＝ｘ｛（ｎ−ｋ）Ｔ｝（ｋ＝０、１、
…、Ｋ）、y_o-l△ ＝ｙ｛（ｎ−ｌ）Ｔ｝（ｌ＝０、１、
…、Ｌ）と定義する。さらに式(2)は形式的に Ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i …(3) で表わされる。ただし、Ｙ＝y_oを、α_iはa_kまたは
b_lを、Z_iはx_o-kまたはy_o-lをそれぞれ表わす。

式(3)の表式そのままでは１つのサンプリング時
点でのフイルタ出力Ｙを求めるにはＮ回の乗算と
（Ｎ−１）回の加算を行なわなければならない。

デイジタル的に扱う場合には、これらの乗算お
よび加算は２進数の演算であるから出力Ｙを求め
るのに時間がかかり、回路構成も乗算器を用意し
なければならないので非常に複雑になる。

デイジタルフイルタの特長の１つは、１つのハ
ードウエアで等価的に複数（Ｒ）個のフイルタと
して動作させ得る、いわゆる時分割多重化が可能
な点にある。Ｒ個のフイルタとして動作させるた
めには上記乗算と加算をＴ／Ｒの時間内に終了し
なければならないが、実際には演算時間が長いの
で多重度Ｒを大きくできない。また、単体（Ｒ＝
１）のフイルタとして用いる場合でも、演算時間
が長いためサンプリング周期Ｔを小さくできない
から扱える周波数を高くできない。このため、２
進数の乗算器を用いないで式(3)のフイルタ出力を
求める方法がいくつか知られていて、Peled、A.
and Liu、B.：“Ａ new hardware realization
of digital filters”、IEEE Trans.Acoust.、
Speech ＆ Signal Process.、ASSP−22、６、
p.456（1974）およびアラン．クロワズイエ他のデ
イジタルフイルタ（特公昭第53−30972号）に述
べられている。以下にそれらを説明する。

まず、第１のもの（IEEE Trans.ASSP−22）
について述べる。式(3)のサンプル値Z_iはデイジタ
ル的に扱う場合には２進数で表わされるが、正数
も負数も取り得る（正負両数を取り得る）ので正
負を含む２進数の表現方法、いわゆる２の補数コ
ードで表わされる。すなわち、Z_iは２の補数コー
ドサンプル値である。この表現方法を用いてデー
タ語長がＭビツトで表わされるZ_iの大きさは次の
ようになる（説明を簡単にするために、整数だけ
を考えることにするが、以下の説明はもちろん小
数にも同様に適用できる）。

Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1 …(4) ただし、Z_i ^jは０または１である。式(4)からZ_i ^M
が０のときはZ_iは正数になり、Z_i ^Mが１のときはZ_i
は負数になることがわかるのでZ_i ^Mは極性を表わ
すビツトであることがわかる。

式(4)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_i（−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1）＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^M＋_L 〓^l=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j …(5) となるので、数表出力ψ^jおよび関数ψを ψ^j△ ＝ψ（Z₀ ^j、Z₁ ^j、…、Z_N-1 ^j）△ ＝_N-1 〓ⁱ⁼⁰ α_iZ_i ^j …(6) と定義すると、式(5)は Ｙ＝−ψ（Z₀ ^M、Z₁ ^M、…、Z_N-1 ^M）2^M-1＋_M-1 〓^j=1 ψ（Z₀ ^j、Z₁ ^j、…、Z_N-1 ^j）2^j-1＝−ψ^M2^M-1＋_M-1 〓^j=1 ψ^j2^j-1 …(7) と表わされる。

式(6)の関数ψは、そのＮ個の変数Z₀ ^j、Z₁ ^j、
…、Z_N-1 ^jの各々が０か１かによつて2^N通りの値
を取り得る。したがつて、式(6)の数表出力ψ^jはＮ
個の変数Z₀ ^j、Z₁ ^j、…、Z_N-1 ^jの組、すなわち、Ｎ
次元ベクトル（Z₀ ^j、Z₁ ^j、…、Z_N-1 ^j）をアドレス
値として、2^N個の関数ψの値が貯蔵してある読み
出し専用メモリ（ROM）もしくはランダムアク
セスメモリ（RAM）等の蓄積装置から引出すこ
とができる。ゆえに、式(7)からこのように引出し
た数表出力ψ^jを順次シフトして加算する動作を
（Ｍ−１）回繰返し、Ｍ回目には引出した数表出
力ψ^Mをシフトして減算することによりフイルタ
出力Ｙを求められることがわかる。この方法によ
る構成を第１図に示す。第１図は式(3)においてＮ
＝５で、α_i＝a_i（ｉ＝０、１、２）、α₃＝b₁および
α₄＝b₂とし、Z_i＝X_o-i（ｉ＝０、１、２）、Z₃＝
y_o-l、Z₄＝y_o-2およびＹ＝y_oとして得られる y_o＝a₀x_o＋a₁x_o-1＋a₂x_o-2＋b₁y_o-1＋b₂y_o-2
…(8) なる２次の巡回形デイジタルフイルタの構成を示
す。このとき、数表出力ψ^jおよび関数ψは式(6)よ
り ψ^j＝ψ（x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）＝a₀x_o ^j
＋a₁x_o-1 ^j＋a₂x_o-2 ^j＋b₁y_o-1 ^j＋b₂y_o-2 ^j…(9) であり、フイルタ出力y_oは式(7)より y_o＝−ψ^M2^M-1＋_M-1 〓^j=1 ψ^j2^j-1 …(10) である。

第１図において、SR１〜SR３は直列形のシフ
トレジスタ、PSRは並列入力−直列出力形のシ
フトレジスタ、Ｒ１，Ｒ２はレジスタ、MEM１
はROMもしくはRAM等の蓄積装置、ADSは減
算可能な加算器、ACC１はADSおよびＲ２から
なり、Ｒ２の出力線が下位ビツト方向に１ビツト
ずらしてADSの一方の入力に結線されたすなわ
ち、Ｒ２の下位２ビツト目がADSの下位１ビツ
ト目に結線されている累算器であつて、図示のご
とく構成してある。

同図においては、サンプル値x_oの各ビツトは最
下位ビツトを先頭に順次直列にシフトレジスタ
SR１に与えられる。また、同時にx_o-1の各ビツ
トがやはり最下位ビツトから順次シフトレジスタ
SR１からSR２に移動していき、SR２からx_o-2
の各ビツトが順次出てくる。

x_o、x_o-1およびx_o-2の各ビツトはそれぞれ順次
蓄積装置MEM１に与えられる。

同様にして並列にシフトレジスタPSRに貯蔵
されたy_o-1の各ビツトが順次シフトレジスタSR
３に入つていき、SR３からはy_o-2の各ビツトが
順次出てくる。y_o-1及びy_o-2の各ビツトはそれぞ
れ順次蓄積装置MEM１に与えられる。

したがつて、蓄積装置MEM１には５ビツトの
情報x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^jが与えられ
る。第１図に示すように蓄積装置MEM１は上記
５ビツトをアドレス値とする32の記憶個所を有
し、その各々にデータとして式(9)によつて予め計
算された関数ψの値がＢビツトの２の補数コード
で貯蔵されている。

したがつて、与えられた５次元ベクトル（x_o ^j、
x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）により数表出力ψ^jを
引出すことができ、これがレジスタＲ１に蓄積さ
れる。つぎに、レジスタＲ１の出力は累算器
ACC１の中の加算器ADSに与えられ、レジスタ
Ｒ２に貯蔵されている部分和Ψ^j＝_j-1 〓^j=1 ψ^j2^j-1（加算
器ADSの先の出力を１ビツト下位ビツト方向に
シフトしたもの）と加算される（この動作はシフ
ト加算と呼ばれる）。

次に蓄積装置MEM１には新しいベクトル（x_o ^j
＋１、x_o-1 ^j+1、x_o-2 ^j+1、y_o-1 ^j+1、y_o-2 ^j+1）が与えら
れ、これに対応したψ^j+1が引出される。これが、
再びレジスタＲ１を通して加算器ADSで、レジ
スタＲ２に貯蔵されている部分和_M-1 〓^j=1 ψ^j2^j-1とシフ
ト加算される。

このような動作を（Ｍ−１）回繰返し、Ｍ回目
にはレジスタＲ２に貯蔵されている（Ｍ−１）回
シフト加算して得られた部分和_M-1 〓^j=1 ψ^j2^j-1を１ビツ
トシフトしたものから、ベクトル（x_o ^M、x_o-1 ^M、
x_o-2 ^M、y_o-1 ^M、y_o-2 ^M）により蓄積装置MEM１か
ら引出された数表出力ψ^MをレジスタＲ１を通し
て加算器ADSで減算すれば、式(10)のフイルタ出
力y_oが求められる。

この例は上述の２進数の乗算器を用いる方法よ
りも回路構成が簡単になり、演算時間も速くなつ
ているが、加算器が減算も可能でなければならな
いので、まだ回路構成および制御が複雑であると
いう欠点がある。このため、第２の従来例（特公
昭第53−30972号）として加算のみにより、フイ
ルタ出力を求める方法について述べる。

サンプル値Z_iを Z_i＝_M 〓^j=1 Z_i ^j2^j-1 …(11) なる形式をなす２進数で表わす。ただし、Z_i ^jは
０または１である。

式(11)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_iM 〓^j=1 Z_i ^j2^j-1＝_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j …(12) となるので、数表出力ψ^jおよび関数ψを式(6)で定
義すると式(12)は Ｙ＝_M 〓^j=1 ψ（Z₀ ^j、Z₁ ^j、…、Z_o-1 ^j）2^j-1＝_M 〓^j=1 ψ^j2^j-1 …（13） と表わされ、加算のみで減算を含んでいない。し
たがつて、式（13）では数値出力ψ^jを順次Ｍ回シ
フト加算することによりフイルタ出力Ｙが得られ
ることを示している。

この例は加算器に減算を含める必要がないので
回路構成および制御も簡単になる。しかし、この
例がフイルタとして動作するためには、 (1) 式(11)から明らかなようにZ_iは非負（正または
零）であること（使用できる信号に制限が課せ
られる） (2) 非巡回形フイルタの場合にはZ_iは入力サンプ
ル値のみであるから入力サンプル値が非負であ
ればよいが、巡回形の場合にはZ_iは入力サンプ
ル値ばかりでなく出力サンプル値も含むからZ_i
が非負であると同時にフイルタ出力Ｙが非負で
なければならないこと、すなわち、インパルス
応答が非負になるようなα_iが必要であること 等に限られ、他の場合はフイルタ動作が不可能で
ある。したがつて、この例は極く限定された場合
しか通用できない。また実用的なフイルタとして
望まれる要件はデイジタル信号（サンプル値）も
アナログ信号と同様に正負両数を取り得る（正負
両符号）信号である。正信号のみをフイルタリン
グするとフイルタ出力のオーバフローも大きくな
る。

本発明の目的は、上記従来技術の欠点を改良
し、正負両符号の信号に対して使用可能であり、
かつ加算のみの演算によるデイジタルフイルタを
提供することにある。

本発明の最も基本的な特徴は、式(5)の第２式の
右辺における減算を表わす第１項が変数Z₀ ^M、
Z₁ ^M、…、Z_N-1 ^Mの関数になつていることに着目
し、第１項を定数に変換して、その定数を蓄積装
置に貯蔵して引出すことによりフイルタ出力を加
算のみの演算で求めるようにしたものである。以
下に本発明について詳細に説明する。

サンプル値Z_iは正負両符号信号であるから前述
の２の補数コードで表わすと式(4)より Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1 …(4) である。前述のように式(4)を式(3)に代入すると式
(5)が導かれる。

Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^M＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j …(5) ところで、留意すべきことは、 Z_i ^j＋_i ^j＝１ …（14） が恒等的に成り立つことである。ただし、_i ^jはZ_i
^ｊの否定を表わす。

すなわちZ_i ^j＝０のとき、_i ^j＝１であり、Z_i ^j＝
１のとき、_i ^j＝０である。

式（14）よりZ_i ^j＝１−_i ^jであるから、式(5)の
第２項に代入すると Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^M＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_i（１−_i ^j）＝_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_i−_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_{i i} ^j …（15） となる。ただし、 _i ^M△ ＝Z_i ^M …（16） と定義する。式（16）は２の補数コードで表わさ
れたZ_iの極性ビツトをその反転された_i ^Mと形式
的に見なすことを示している。したがつて、関数
ψ₁ ^j、ψ₁および定数ψ₁ ^M+1をそれぞれ ψ₁ ^j△ ＝ψ₁（₀ ^j、₁ ^j、…、_N-1 ^j）△ ＝−_N-1 〓ⁱ⁼⁰ α_{i i} ^j
…（17） ψ₁ ^M+1△ ＝2^-M _M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_i ＝2^-M（2^M-1−１）_N-1 〓ⁱ⁼⁰ α_i …（18） と定義すると式（15）は Ｙ＝ψ₁ ^M+12^M＋_M 〓^j=1 ψ₁ ^j2^j-1＝_M+1 〓^j=1 ψ₁ ^j2^j-1 …（19） となる。ところで式（18）はZ_iの語長Ｍが十分大
きいときには近似的に ψ₁ ^M+1（1/2）_N-1 〓ⁱ⁼⁰ α_i …（18′） と表わされる。

さらに式（19）は Ｙ＝〔ψ₁ ^M+1＋〔ψ₁ ^M＋…＋〔ψ₁ ^J＋…＋｛ψ₁ ³＋（ψ
₁ ²＋ψ₁ ¹2^-1）2^-1｝2^-1…〕2^-1…〕2^-1〕2^M…（20） とも表わされる。ここで部分和Ψ^jを Ψ^j△ Ψ^j△ ＝ψ₁ ^j＋〔ψ₁ ^j-1＋…＋｛ψ₁ ³＋（ψ₁ ²＋ψ₁ ¹2^-1｝2^-1
…〕2^-1…（21） と定義すると Ψ^j＝ψ₁ ^j＋Ψ^j-12^-1 …（22） が成り立つ。ただし、Ψ⁰△ ＝０とする。

式（21）より式（20）は Ｙ＝Ψ^M+12^M …（23） と表わされる。

なお、式（14）の代わりに、恒等式 Z_i ^M＋_i ^M＝１ …（14′） を用いて、Z_i ^M＝１−_i ^Mを式(5)に代入すると式
（15）は Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_i＋_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j …（15′） に変わる。ただし、 Z_i ^M△ ＝_i ^M …（16′） と定義する。このとき、 ψ₁ ^j△ ＝ψ₁（₀ ^j、₁ ^j、…、_o-1 ^j）△ ＝−_N-1 〓ⁱ⁼⁰ α_iZ_i ^j …（17′） ψ₁ ^M+1＝Ａ−（1/2）_N-1 〓ⁱ⁼⁰ α_i（定数） …（18″） と定義すると式（16′）および（15′）はそれぞれ Ｙ＝ψ₁ ^M+12^M＋_M 〓^j=1 ψ₁ ^j2^j-1＝_M+1 〓^j=1 ψ₁ ^j2^j-1 …（19） となり、前述の式（16）および式（19）と全く同
じになる。したがつて、この場合も以下に述べる
第１実施例および第２実施例は同じである。

本発明は、式（16）、（17）｛（17′）｝、（18）
｛（18″）｝、（19）または式（16）、（17）｛（17′
）｝、
（18）｛（18″）｝、（22）、（23）の演算原理を基礎
に
おき、つぎのような構成をその要旨とする。

すなわち、Ｍビツトの２の補数コードサンプル
値Z_iの極性ビツトを除くすべてのビツトが反転さ
れたサンプル値 _i＝_i ^M、_i ^M-1、…、_i ²、_i ¹をＮ個（ｉ＝０
、
１、…、Ｎ−１）用意してＮ次元ベクトル（₀ ^j、
Z₁ ^j、…、_N-1 ^j）を発生する。ψ₁および定数Ａの
値が貯蔵してある蓄積装置を備え、この蓄積装置
からＮ次元ベクトル（₀ ^j、₁ ^j、…、_N-1 ^j）をア
ドレス値としてψ₁ ³を引出してシフト加算器（累
算器）に加える。

この動作をＭ回繰返した後、（Ｍ＋１）回目に
は蓄積装置から定数Ａを引出して累算器に加え
る。

こうして、式（19）または式（23）によるフイ
ルタ出力Ｙが得られる。

すなわち、加算のみの演算によつてもとの正負
両符号のサンプル値Z_iに対するフイルタ出力Ｙが
求まる。

つぎに、図面に示した実施例について本発明を
具体的に説明する。なお、第２図および第３図の
実施例はいずれも簡単のためにまた対比のために
前記第１図の場合と同様に式(8)で示される２次の
巡回形デイジタルフイルタについて構成したもに
である。

このとき、関数ψ₁ ^jおよびψ₁は式（17）より ψ₁ ^j＝ψ（_o ^j、_o-1 ^j、_o-2 ^j、_o-1 ^j、_o-2 ^j） ＝−（a_{0 o} ^j＋a_{1 o-1} ^j、a_{2 o-2} ^j＋b_{1 o-1} ^j ＋b_{2 o-2} ^j） …（24） であり、定数ψ₁ ^M+1は式（18）または（18′）より ψ₁ ^M+1＝Ａ＝2^-M（2^M-1−１）（a₀＋a₁＋a₂＋b₁＋b
₂）（1/2）（a₀＋a₁＋a₂＋b₁＋b₂）…（25） である。

式（19）と式（23）は等価であるので、動作説
明の便宜上、式（23）を用いるとフイルタ出力y_o
は y_o＝Ψ^M+12^M …（26） となる。

第１実施例について、第２図により説明する。

第２図において、EOR１，EOR２は排他的論
理和、SR１〜SR３は直列形のシフトレジスタ、
PSRは並列入力−直列出力形のシフトレジスタ、
NOTは否定、AND１〜AND５は論理積、
MEM２はROMもしくはRAM等の蓄積装置、Ｒ
１，Ｒ２はレジスタ、ADは加算器、ACC２は
ADおよびＲ２からなり、ACC１と同様にＲ２の
出力を下位ビツト方向に１ビツトシフトしてAD
の入力に結線された累算器であつて図示のごとく
構成してある。第２図においては、サンプル値x_o
の各ビツトは最下位ビツトを先頭に順次直列に
EOR１に印加され、極性ビツトの通過時間以外
の時、信号L_Mをハイレベルにすることにより極
性ビツトを除くすべてのビツトを反転して、x_oの
極性ビツトを除くすべてのビツトを反転したサン
プル値_oとしてシフトレジスタSR１に与えられ
る。また同時に１サンプル時間遅延された入力サ
ンプル値_o-1の各ビツトが順次シフトレジスタ
SR１からSR２に移動していき、SR２からは２
サンプル時間遅延された入力サンプル値_o-2の各
ビツトが順次出てくる。_o、_o-1および_o-2の各
ビツトは、それぞれ順次論理積AND１〜AND３
を通して蓄積装置MEM２に与えられる。同様に
して並列にシフトレジスタPSRに貯蔵された１
サンプル時間遅延された出力サンプル値y_o-1の各
ビツトが順次、直列に前記と同様の極性ビツトを
除くすべてのビツトを反転するための排他的論理
和EOR２を通つてy_o-1の極性ビツトを除くすべ
てのビツトを反転したサンプル値_o-1としてシフ
トレジスタSR３へ移動していき、SR３からは２
サンプル時間遅延された出力サンプル値_o-2の各
ビツトが順次出てくる。_o-1および_o-2の各ビツ
トは、それぞれ順次論理積AND４およびAND５
を通して蓄積装置MEM２に与えられる。さらに
信号H_M+1が蓄積装置MEM２に与えられ、したが
つて蓄積装置MEM２には６ビツトの情報が与え
られる。蓄積装置MEM２は、第２図に示される
ように６次元ベクトル（１、０、０、０、０、
０）に対応する32番地に式（25）で表わされる定
数Ａの値をＢビツトの２の補数コードで貯蔵し、
他の０番地から311番地の32の記憶個所には式
（24）によつて予め計算されたψの値がＢビツト
の２の補数コードで貯蔵されている。したがつ
て、与えられたローレベル信号H_M+1及び５ビツ
トの情報_o ^j、_o-1 ^j、_o-2 ^j、_o-1 ^j、_o-2 ^jを各成
分
とする６次元ベクトル（０、_o ^j、_o-1 ^j、_o-2 ^j、
y_o-1 ^j、_o-2 ^j）をアドレス値として蓄積装置MEM
２からφ₁ ^jを引出し、レジスタＲ１に蓄積する。

次にレジスタＲ１の出力は累算器ACC２中の
加算器ADに与えられ、レジスタＲ２に貯蔵され
ている部分和Ψ^j-1とシフト加算されてΨ^jが求め
られる。

このような動作を（Ｍ−１）回繰返してΨ^M-1
を求め、Ｍ回目にはローレベル信号H_M+1及び信
号L_Mをローレベルにして反転されない極性ビツ
トを各成分とするベクトル（０、_o ^M、_o-1 ^M、
X_o-2 ^M、_o-1 ^M、_o-2 ^M）について上記動作を行な
つてΨ^Mを求め、（Ｍ＋１）回目には信号H_M+1を
ハイレベルにして、そのハイレベル信号および否
定NOTから生じたローレベル信号により論理積
AND１〜AND５からそれぞれ出力されるローレ
ベル信号を各成分とするベクトル（１、０、０、
０、０、０）を発生させる。そのベクトルを、ア
ドレス値として蓄積装置MEM２から定数Ａを引
出し、レジスタＲ１に蓄積する。

次にレジスタＲ１の出力が加算器ADに与えら
れ、レジスタＲ２に貯蔵されている部分和Ψ^Mと
シフト加算され、Ψ^M+1すなわち式（26）のフイ
ルタ出力Y_oが求められる。また、所定のアドレ
ス値としてベクトル（１、０、０、０、０、０）
以外のベクトルを取る構成も可能である。

つぎに、第２実施例について、第３図によつて
説明する。

第３図は第２図と似ているが、相異しているの
は、否定NOTおよび論理積AND１〜AND５が
除去され、第２図の蓄積装置MEM２の代りに蓄
積装置MEM３とMEM４およびマルチプレクサ
等の信号切換装置MPXが設けられている点であ
る。第３図の動作については第２図の場合と異な
る点についてのみ説明を加える。

第３図において、蓄積装置MEM３は第２図の
蓄積装置MEM２の０番地から31番地の内容を貯
蔵しており、レジスタ等の蓄積装置MEM４は定
数ψ₁ ^M+1の値をＢビツトの２の補数コードで貯蔵
している。したがつて、与えられた５次元ベクト
ル（_o ^j、_o-1 ^j、_o-2 ^j、_o-1 ^j、_o-2 ^j）をアドレ
ス
値として蓄積装置MEM３からψ₁ ^jを引出し、信号
切換装置MPXを通してレジスタＲ１に蓄積する。
次にレジスタＲ１の出力は加算器ADに与えら
れ、レジスタＲ２に貯蔵されている加算器ADの
先の出力Ψ^j-1とシフト加算される。

このような動作を（Ｍ−１）回繰返し、Ｍ回目
に信号L_Mをローレベルにして反転されない極性
ビツトを成分とするベクトル（_o ^M、_o-1 ^M、_o-2
^Ｍ、_o-1 ^M、_o-2 ^M）について上記動作を行なう。
そのようにして、（Ｍ＋１）回目には信号H_M+1を
発生させ、その信号により蓄積装置MEM４から
ψ₁ ^M+1を信号切換装置MPXを通して引出し、レジ
スタＲ１に蓄積する。

次にレジスタＲ１の出力が加算装置ADに与え
られ、レジスタＲ２に貯蔵されている加算器AD
の先の出力Ψ^Mとシフト加算され、式（26）のフ
イルタ出力y_oが求められる。

また、レジスタＲ１は信号切換装置MPXの入
力側に挿入してもよい。

第１実施例および第２実施例において、零ベク
トルに対するψ₁ ^jが零であるから零ベクトルに対
しては加算を行なわれないように構成することも
でき、この場合にはフイルタ出力y_oを求めるため
の演算時間が短縮できる。また、累算器ACC２
中のレジスタＲ２を並列入力−並列出力形のシフ
トレジスタに置き換える構成もレジスタＲ１を省
略する構成も可能である。蓄積装置へのアドレス
値として用いられているベクトル成分の順序は任
意でよい。それにともなつて蓄積装置の内容を対
応させる。

また、５ビツトの情報_o ^j、_o-1 ^j、_o-2 ^j、_o-1
^ｊ、_o-2 ^jを発生する手段および定数値ψ₁ ^M+1を得る
ための動作は当然他にも考えられる。

第１実施例において、アドレス値は６次元ベク
トル（０、_o ^j、_o-1 ^j、_o-2 ^j、_o-1 ^j、_o-2 ^j）で
定
められ、第２実施例においては５次元ベクトル
（_o ^j、_o-1 ^j、_o-2 ^j、_o-1 ^j、_o-2 ^j）で定められ
て
いたがアドレス値は一般的に５ツトの情報_o ^j、
x_o-1 ^j、_o-2 ^j、_o-1 ^j、_o-2 ^jの関数（_o ^j、_o-1 ^j
、
x_o-2 ^j、_o-1 ^j、_o-2 ^jにより定まるアドレス値）と
して定めることもできる。

【図面の簡単な説明】

第１図は減算可能な加算器を用いた従来のデイ
ジタルフイルタの構成を示す図、第２図は第１図
の従来例と対比できる構成を有する本発明の一実
施例を示す図、第３図は本発明の他の実施例を示
す図である。 図において、ADSは減算可能な加算器、ADは
加算器、MEM１〜MEM４は蓄積装置、SR１〜
SR３は直列形のシフトレジスタ、PSRは並列入
力−直列出力形のシフトレジスタ、Ｒ１，Ｒ２は
レジスタ、EOR１，EOR２は排他的論理和、
AND１〜AND５は論理積、MPXは信号切換装
置、ACC１，ACC２は累算器をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 相継いで到来するＮ個の正負を含むＭビツト
   ２進コードサンプル値Z_iをフイルタし、 Ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i （ただし、Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1） なる関数によつて表わされるフイルタ出力Ｙを出
   力するデイジタルフイルタにおいて、 該２進コードサンプル値を受領し、極性を示す
   ビツト以外を選択的に反転する反転手段と；該Ｎ
   個の反転された２進コードサンプル値の各ビツト
   に対応するＮビツト情報を順次出力するベクトル
   発生手段と；所定アドレスには定数値Ａを、それ
   以外のアドレスには係数α_iと該Ｎビツト情報で定
   まる関数ψとを蓄積する蓄積装置と；該蓄積装置
   の出力ψ^jを受領し、 Ψ^j＝ψ^J＋Ψ^j-12^-1 なる計算を行う累算装置と；該Ｎビツト情報を受
   領し、１≦ｊ≦ＭのＭ回においては、該Ｎビツト
   情報に対応する関数ψを格納したアドレスを発生
   し、Ｍ＋１回目には該所定アドレスを発生するア
   ドレス発生手段とを備えたことを特徴とするデイ
   ジタルフイルタ。