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JPS643063B2 - - Google Patents
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JPS643063B2 - - Google Patents

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JPS643063B2
JPS643063B2 JP18130982A JP18130982A JPS643063B2 JP S643063 B2 JPS643063 B2 JP S643063B2 JP 18130982 A JP18130982 A JP 18130982A JP 18130982 A JP18130982 A JP 18130982A JP S643063 B2 JPS643063 B2 JP S643063B2
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JP
Japan
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terminal
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branched
supply line
memory cell
Prior art date
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JP18130982A
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Inventor
Kunihiko Yamaguchi
Masaaki Inadate
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Description

【発明の詳細な説明】 本願は、端子の構造を改良した集積回路に関す
る。
従来の集積回路用パツケージの端子構造は、全
ての端子が一様であり、電源供電用の端子の構造
も信号用の端子の構造も一様であつた（例えば特
公昭49−13112号公報参照）。これを高速の論理回
路やメモリー回路に用いた場合、特に出力電流を
給電する端子のインダクタンスにより誘起電力が
発生し他の回路へ雑音電圧として作用する欠点が
あつた。このため論理回路等では、出力電流を供
電する端子を別に設ける等の対策を行なつてい
る。
第１図においてメモリーセルアレー１からセン
ス回路２により読み出された情報信号はエミツタ
結合トランジスタQ1およびQ2で構成する電流切
り換え回路へ送られる。トランジスタQ3は集積
回路の出力用トランジスタであり、そのコレクタ
電流は情報により異なり一般的に論理出力が高電
位時22mA流れ、論理出力が低電位時4mA流れ
る。すなわち18mAの電流が高速に切り換わる。
この電流は集積回路用パツケージの端子を流れ
る訳であり、この端子のインダクタンスが10μH
時90mVの誘起電圧を生ずる。（出力電流の立ち
上り立ち下り時間を2nsとして算出）従来のメモ
リー集積回路においては、電源供給線３と４を同
一のパツケージ端子に接続していたため、この誘
起電圧は、メモリーセルアレー１およびセンス回
路２へ雑音電圧として加わり誤動作の原因となり
得る。この問題の解決策としては、電源供給線３
と４を分離する解決策もあるが、端子数が増大
し、実装効率の低下を招く。
本発明の目的は、メモリー集積回路等、その実
装面から端子数を少なくする要求を満たし、更に
出力電流の切り換わり時に発生する誘起電圧によ
るメモリー回路への雑音電圧を低下させる集積回
路を提供することを目的とする。
上記目的を達成するために本発明は、メモリセ
ルアレー１と、該メモリセルアレー１より読み出
された情報信号に応答するエミツタ結合トランジ
スタQ1，Q2と、該エミツタ結合トランジスタQ1，
Q2の一方のトランジスタQ1のコレクタの信号に
そのベースが応答する出力用トランジスタQ3と、
上記メモリセルアレー１と上記エミツタ結合トラ
ンジスタQ1，Q2とに所定の動作電位を供給する
ための第１動作電位供給線３と、上記出力用トラ
ンジスタQ3に所定の動作電位を供給するための
第２動作電位供給線４と、分岐した一方の端子１
７Ａと分岐した他方の端子１７Ｂとこれら分岐端
子１７Ａ，１７Ｂとに接続された共通部１７Ｃと
を有する分岐型端子１７と、該分岐型端子１７の
該分岐した一方の端子１７Ａと上記第１動作電位
供給線３とを接続する第１金属線１５と、該分岐
型端子１７の該分岐した他方の端子１７Ｂと上記
第２動作電位供給線４とを接続する第２金属線１
５とを具備することを要旨とする。
以下、本願発明の実施例をより詳細に説明す
る。
第２図に本発明の集積回路用パツケージ１１に
於いて端子が見える様に平面図として示したもの
であり、端子１６は従来構造の端子である。端子
１７および端子１８が本願に因る分岐形端子であ
り、ここでは端子１７について説明する集積回路
１３上に設けられたパツド１９，１９Ａ，１９Ｂ
と、金属線１５を用いて端子１７を接続して供電
する訳であるが分岐した一方の端子１７Ａを第１
図の電源供給線３が接続されたパツド１９Ａに接
続し他の一方の端子１７Ｂを第１図の電源供給線
４が接続されたパツド１９Ｂに接続する。
第３図は従来端子１６と本発明の分岐型端子１
７の構造の違いを更に詳しく示すため集積回路パ
ツケージを正面から示した図である。分岐した端
子１７Ａと１７Ｂとは端子１７の、パツケージ１
１の面に垂直な方向の足１７Ｃ（共通部）の所で
接続されている。
こうすることにより、電源供給線４に出力電流
の切り換わりにより誘起電圧が発生しても、端子
１７の如く分岐点が実装基板（図示せず）内の電
源供給板（図示せず）に接近しているため、電源
供給線１７Ａの電位は一定であり分離した場合と
同様の効果を生じ得る。
【図面の簡単な説明】
第１図は従来の集積回路用回路図であり、第２
図は本発明の実施例を示す集積回路の平面図であ
り、第３図はその正面図である。

Claims (1)

  1. 【特許請求の範囲】 １ 集積回路であつて、 メモリセルアレーと、 該メモリセルアレーより読み出された情報信号
    に応答するエミツタ結合トランジスタと、 該エミツタ結合トランジスタの一方のトランジ
    スタのコレクタの信号にそのベースが応答する出
    力用トランジスタと、 上記メモリセルアレーと上記エミツタ結合トラ
    ンジスタとに所定の動作電位を供給するための第
    １動作電位供給線と、 上記出力用トランジスタに所定の動作電位を供
    給するための第２動作電位供給線と、 分岐した一方の端子と分岐した他方の端子とこ
    れら分岐端子とに接続された共通部とを有する分
    岐型端子と、 該分岐型端子の該分岐した一方の端子と上記第
    １動作電位供給線とを接続する第１金属線と、 該分岐型端子の該分岐した他方の端子と上記第
    ２動作電位供給線とを接続する第２金属線とを具
    備することを特徴とする集積回路。 ２ 上記メモリセルアレーより読み出された上記
    情報信号はセンス回路を介して上記エミツタ結合
    トランジスタに伝達され、該センス回路は上記分
    岐型端子の上記分岐した一方の端子から給電され
    ることを特徴とする特許請求の範囲第１項記載の
    集積回路。
JP57181309A 1982-10-18 1982-10-18 集積回路 Granted JPS5878448A (ja)

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JPS6420747U (ja) * 1987-07-27 1989-02-01
US4979016A (en) * 1988-05-16 1990-12-18 Dallas Semiconductor Corporation Split lead package
JPH02213148A (ja) * 1989-02-14 1990-08-24 Seiko Epson Corp テープキャリア
JPH0320447U (ja) * 1989-07-06 1991-02-28

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