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JPS64668B2 - - Google Patents
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JPS64668B2 - - Google Patents

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JPS64668B2
JPS64668B2 JP58211186A JP21118683A JPS64668B2 JP S64668 B2 JPS64668 B2 JP S64668B2 JP 58211186 A JP58211186 A JP 58211186A JP 21118683 A JP21118683 A JP 21118683A JP S64668 B2 JPS64668 B2 JP S64668B2
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JP
Japan
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radar
video
timing
circuit
display
Prior art date
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Application number
JP58211186A
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Japanese (ja)
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JPS59104579A (en
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Akiro Ootsubo
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • GPHYSICS
    • G01MEASURING; TESTING
    • G01SRADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S13/00Systems using the reflection or reradiation of radio waves, e.g. radar systems; Analogous systems using reflection or reradiation of waves whose nature or wavelength is irrelevant or unspecified
    • G01S13/87Combinations of radar systems, e.g. primary radar and secondary radar

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  • Engineering & Computer Science (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Radar Systems Or Details Thereof (AREA)

Description

【発明の詳細な説明】 この発明は、レーダ・ビデオを表示するための
装置に関し、特に各レーダの送信繰返しの周期は
異なるがある一定周期にて同期のとれる2個のレ
ーダを同時にビデオ表示できるようにしたものに
関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a device for displaying radar video, and in particular, it is possible to simultaneously display video from two radars that are synchronized at a certain period, each of which has a different transmission repetition period. It is related to things that have been done in this way.

従来、この種の表示を実現する装置としては第
1図に示すものがあり、第5図にそのPPI表示を
示す。
Conventionally, there is a device shown in FIG. 1 that realizes this type of display, and FIG. 5 shows its PPI display.

第1図において、1,3はビデオを表示させる
か否かに応じてビデオを通過させるゲート回路、
2はビデオを表示させるか否かに応じてゲート回
路1,3を制御する制御回路、4はゲート回路
1,3の出力により第5図に示すPPI表示を行な
う表示回路である。
In FIG. 1, 1 and 3 are gate circuits that allow video to pass depending on whether or not to display the video;
A control circuit 2 controls the gate circuits 1 and 3 depending on whether or not to display a video, and a display circuit 4 performs a PPI display as shown in FIG. 5 based on the outputs of the gate circuits 1 and 3.

次に回路の動作について説明する。 Next, the operation of the circuit will be explained.

第1図の入力端子6,7にはそれぞれ第2図
a,dのレーダ・トリガ(送信繰返し毎に発生す
る)が入力する。これでわかる様に各レーダの周
期は異なるが、一定周期で同期がとれている。
The radar triggers (generated at each transmission repetition) shown in FIGS. 2a and 2d are input to input terminals 6 and 7 in FIG. 1, respectively. As you can see, each radar has a different cycle, but they are synchronized at a constant cycle.

入力端子5は入力端子6と対応しており、端子
6のタイミングでの送信に対するレーダ・ビデオ
が入力する端子であることを示している。この入
力端子5に入力されるレーダ・ビデオのタイミン
グを第2図bに示す。入力端子8は入力端子7と
対応しており、端子7のタイミングでの送信に対
するレーダ・ビデオが入力する端子であることを
示している。この入力端子8に入力するレーダ・
ビデオのタイミングを第2図eに示す。
Input terminal 5 corresponds to input terminal 6, indicating that the radar video for transmission at the timing of terminal 6 is input to the terminal. The timing of the radar video input to this input terminal 5 is shown in FIG. 2b. Input terminal 8 corresponds to input terminal 7, indicating that it is a terminal to which radar video for transmission at the timing of terminal 7 is input. The radar input to this input terminal 8
The timing of the video is shown in Figure 2e.

表示回路4は制御回路2から表示用のタイミン
グを得るが、表示回路は一般的に1個のタイミン
グでのみ動作するので、制御回路2は入力端子
6,7のいずれか一方を選択し、表示回路4に供
給する。ここでの説明においては入力端子7のタ
イミングを使用しているものとする。
The display circuit 4 obtains the display timing from the control circuit 2, but since the display circuit generally operates only at one timing, the control circuit 2 selects either one of the input terminals 6 and 7 to display the display. Supplied to circuit 4. In the description here, it is assumed that the timing of the input terminal 7 is used.

表示回路4は第2図のタイミングdで動作して
いる。第2図eのタイミングはタイミングdと同
期しているので、そのまま表示すればよい。よつ
て制御回路2はゲート回路3をそのまま通過させ
るように制御する。これに対して第2図bのタイ
ミングはタイミングaを同期しており、タイミン
グdとはタイミングaとdとが同期がとれた時の
み同期がとれる。よつて表示回路で表示する場
合、この同期がとれた時のみが正しい距離のレー
ダ・ビデオが表示でき、他の同期のとれていない
箇所のレーダ・ビデオは正しい距離の表示ができ
ない。
The display circuit 4 is operating at timing d in FIG. Since the timing in FIG. 2e is synchronized with timing d, it can be displayed as is. Therefore, the control circuit 2 controls the gate circuit 3 so that the light passes through the gate circuit 3 as is. On the other hand, the timing in FIG. 2b is synchronized with timing a, and can be synchronized with timing d only when timings a and d are synchronized. Therefore, when displaying with a display circuit, the correct distance can be displayed only when this synchronization is achieved, and the correct distance cannot be displayed for other out-of-synchronization radar videos.

以上により、第2図bの入力ビデオはタイミン
グaとdの同期がとれている時のみ表示しなけれ
ばならない。よつて制御回路2はゲート回路1を
タイミングa,dの同期がとれている時のみ通過
させる様に制御し、結果として通過したレーダ・
ビデオは第2図cのようになる。この2個のレー
ダ・ビデオe,cが表示回路4で表示される様子
を第5図に示す。
As a result of the above, the input video shown in FIG. 2b must be displayed only when timings a and d are synchronized. Therefore, the control circuit 2 controls the gate circuit 1 to allow the radar to pass only when timings a and d are synchronized, and as a result, the radar that has passed
The video will look like Figure 2c. FIG. 5 shows how these two radar videos e and c are displayed on the display circuit 4.

第5図はタイミング(レーダの繰返し周期)が
2:3で同期している2個のレーダを例にとつて
示したが、一般的にタイミングがm:nのレーダ
でも同様のことが言える。
Although FIG. 5 shows an example of two radars synchronized with a timing (repetition period of the radar) of 2:3, the same can generally be said of radars with a timing of m:n.

第1図に示す従来のレーダ・ビデオの同時表示
方式においては、表示するためのタイミングに同
期している方のレーダ・ビデオはすべて表示され
るが、表示するためのタイミングとある一点で同
期がとれるが他は同期がとれないレーダのレー
ダ・ビデオはその同期した時のみ表示され他は表
示されないという欠点があつた。
In the conventional radar video simultaneous display method shown in Figure 1, all the radar videos that are synchronized with the display timing are displayed, but the synchronization with the display timing is at one point. There was a drawback that the radar video of a radar that could be synchronized but not others was displayed only when synchronized and not at other times.

この発明は、上記のような従来のものの問題点
を除去するためになされたもので、表示するため
のタイミングとある一点で同期がとれるが他は同
期がとれないレーダのレーダ・ビデオについても
同期の有無にかかわらず表示を行なうことができ
るレーダ・ビデオの同時表示装置を得ることを目
的としている。
This invention was made in order to eliminate the problems of the conventional ones as described above, and it is also possible to synchronize the radar video of a radar that can synchronize at one point with the display timing but not at other points. The object of the present invention is to obtain a simultaneous radar/video display device capable of displaying images with or without radar.

以下、この発明の一実施例を図について説明す
る。第3図は本発明の一実施例によるレーダ・ビ
デオ信号の同時表示装置を示し、図において、1
4,15,16,37はお互いの送信繰返し周期
がn:mで同期がとれている2個のレーダのうち
表示のために使用されない方のタイミング(送信
繰返し)をもつレーダのレーダ・ビデオを記憶す
るための記憶回路である。以下、説明上nが表示
に使用するタイミング、mが表示に使用されない
タイミングとする。図ではmが4の時の例を示し
ている。31は記憶回路14,15,16,37
にタイミングmでレーダ・ビデオを記憶させ、タ
イミングnで記憶しているレーダ・ビデオを出力
させる制御回路、17は記憶回路14,15,1
6,37の出力を加算し、一本のビデオとする加
算回路、18は一本となつた加算回路17の出
力、即ちタイミングn(表示させるためのタイミ
ング)と同期化されたタイミングmのレーダ・ビ
デオとタイミングnのレーダ・ビデオを第6図の
ように表示する表示回路である。
An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows a simultaneous display device for radar and video signals according to an embodiment of the present invention, in which 1
4, 15, 16, and 37 are radar videos of two radars that are synchronized with each other with a transmission repetition period of n:m, and have a timing (transmission repetition) that is not used for display. This is a memory circuit for storing data. Hereinafter, for the purpose of explanation, it is assumed that n is the timing used for display, and m is the timing not used for display. The figure shows an example where m is 4. 31 is a memory circuit 14, 15, 16, 37
A control circuit stores the radar video at timing m and outputs the stored radar video at timing n; 17 is a storage circuit 14, 15, 1;
An adder circuit that adds the outputs of 6 and 37 to form one video, and 18 is the output of the adder circuit 17, which has become one, that is, a radar at timing m synchronized with timing n (timing for display).・This is a display circuit that displays video and radar video at timing n as shown in FIG.

次にかかる本発明の一実施例の動作について説
明する。
Next, the operation of one embodiment of the present invention will be described.

第3図の入力端子21に第4図aのレーダ・ト
リガ(送信繰返し毎に発生する)が入力し、第3
図の入力端子22に第4図bのレーダ・トリガが
入力する。これでわかるように、2台のレーダは
周期は異なるが一定周期で同期がとれている。以
下3:4で同期がとれている場合を例にとつて説
明する。
The radar trigger shown in FIG. 4 a (occurs every time the transmission is repeated) is input to the input terminal 21 shown in FIG.
The radar trigger shown in FIG. 4b is input to the input terminal 22 shown in the figure. As you can see, the two radars have different cycles, but are synchronized at a constant cycle. A case where synchronization is achieved at a ratio of 3:4 will be described below as an example.

入力端子19は入力端子21と対応しており、
端子21のタイミングで送信に対するレーダ・ビ
デオが入力する端子であることを示している。
Input terminal 19 corresponds to input terminal 21,
The timing of terminal 21 indicates that this is the terminal to which radar video for transmission is input.

この例では表示回路18において表示させるタ
イミングとして第4図a(入力端子21に入力す
るタイミング)を用いた例を示している。こうす
ることにより入力端子19に入力するレーダ・ビ
デオはそのまま表示回路18に供給することによ
り、失われることなしに表示される。
This example uses FIG. 4a (timing of input to the input terminal 21) as the timing for displaying in the display circuit 18. By doing so, the radar video input to the input terminal 19 is supplied as is to the display circuit 18, and is displayed without being lost.

一方、入力端子20は入力端子22と対応して
おり、端子22のタイミングでの送信に対するレ
ーダ・ビデオが入力する端子であることを示して
いる。
On the other hand, the input terminal 20 corresponds to the input terminal 22, indicating that the radar video for transmission at the timing of the terminal 22 is input to the terminal.

この入力端子20に入力するレーダ・ビデオを
その送信繰返し周期にあわせて第4図bのように
32,33,34,38と区分する。これをおの
おの一旦記憶回路に記憶させ、その内容を保存す
る。即ち、記憶回路14,15,16,37にそ
れぞれレーダ・ビデオ32,33,34,38を
おのおの記憶させる。記憶させた時間を各々第4
図c,e,g,iに示す。
The radar video input to this input terminal 20 is divided into 32, 33, 34, and 38 as shown in FIG. 4b according to its transmission repetition period. Each of these is stored once in a memory circuit, and its contents are saved. That is, the radar videos 32, 33, 34, and 38 are stored in the storage circuits 14, 15, 16, and 37, respectively. The memorized time is the fourth
Shown in Figures c, e, g, and i.

制御回路31は入力端子21,22のタイミン
グを用い、入力端子22のタイミングをベースと
して上記記憶回路の各々の記憶用のタイミング、
ゲートを作成し、各々の記憶回路に供給すること
により制御する。
The control circuit 31 uses the timing of the input terminals 21 and 22, and uses the timing of the input terminal 22 as a base to determine the timing for storing each of the storage circuits,
It is controlled by creating gates and supplying them to each memory circuit.

ここで、記憶した入力端子20に入力するビデ
オは表示用として読み出されねばならない。読み
出しは当然表示回路18において表示されるタイ
ミングとして使用されている第4図aと同期して
行なう必要がある。さらに記憶中に読出すことに
より内容を損なわない様に記憶している時間を含
まない時間に読出す必要がある。
Here, the stored video input to the input terminal 20 must be read out for display. Naturally, the reading must be performed in synchronization with the timing shown in FIG. Furthermore, it is necessary to read the data at a time that does not include the time during which it is stored, so as not to damage the contents by reading it while it is being stored.

第4図bで説明すると、タイミング32,3
3,34,38で記憶するレーダ・ビデオは3
6,39,35,35でそれぞれ読出す。この関
係を第4図e〜jに示す。これにより入力端子2
0に入力するレーダ・ビデオはその内容を失うこ
となしに表示回路18に供給される。記憶回路で
いうと記憶回路14,15,16,37はレー
ダ・ビデオ36,39,35,35でそれぞれの
記憶を読み出し、出力する。
To explain with FIG. 4b, timing 32, 3
The radar video stored in 3, 34, and 38 is 3.
6, 39, 35, and 35, respectively. This relationship is shown in FIGS. 4e-j. This allows input terminal 2
Radar video input to 0 is fed to display circuit 18 without loss of its content. In terms of memory circuits, the memory circuits 14, 15, 16, and 37 read and output their respective memories using radar videos 36, 39, 35, and 35.

制御回路31は入力端子21,22のタイミン
グを用い、入力端子21のタイミングをベースと
して上記各記憶回路の読み出し用のタイミング、
ゲートを作成し、各々の記憶回路に供給すること
により制御する。
The control circuit 31 uses the timing of the input terminals 21 and 22, and uses the timing of the input terminal 21 as a base to determine the timing for reading each of the storage circuits,
It is controlled by creating gates and supplying them to each memory circuit.

入力端子20の入力が1本であることからわか
る様に、レーダ・ビデオとしては1本として表示
回路18へ供給するため加算回路17にて記憶回
路14,15,16,37の出力を加算して1本
に合成する。
As can be seen from the fact that there is only one input to the input terminal 20, the outputs of the memory circuits 14, 15, 16, and 37 are added together in the adder circuit 17 in order to supply one radar video to the display circuit 18. and combine them into one.

このように構成することにより表示用のトリガ
(送信繰返し)として使用しない送信繰返しと同
期するレーダ・ビデオについても、その内容を失
うことなしに表示することができる。
With this configuration, even radar video that is synchronized with transmission repetitions that are not used as display triggers (transmission repetitions) can be displayed without losing its contents.

なお、上記実施例では記憶回路の出力は加算回
路17で加算することにより1本のビデオに合成
しているが、加算回路17の代わりに最大値をと
る回路または加算および最大値をとる回路の組合
せ回路を同一箇所に設けてもよく、上記実施例と
同様の効果が得られる。
In the above embodiment, the outputs of the memory circuits are combined into one video by adding them in the adder circuit 17, but instead of the adder circuit 17, a circuit that takes the maximum value or a circuit that adds and takes the maximum value is used. The combinational circuit may be provided at the same location, and the same effects as in the above embodiment can be obtained.

更に上記実施例では3:4で同期している2つ
の送信繰返しのレーダについて説明したが、繰返
し周期は3:4に限るものではなく、一般的に
n:mで同期しているものに適用することができ
る。但し記憶する時間と読み出しの時間がオーバ
ーラツプしないことが条件である。
Furthermore, in the above embodiment, a radar with two transmission repetitions synchronized at 3:4 was explained, but the repetition period is not limited to 3:4, and is generally applicable to radars synchronized at n:m. can do. However, the condition is that the storage time and readout time do not overlap.

また上記実施例では2個のレーダについて述べ
たが、2個以上の場合についてもこの発明を適用
することができ、以上のようにすれば複数個のレ
ーダのレーダ・ビデオについてもその内容を損な
わずに表示を行なうことができる。
Furthermore, although the above embodiment describes two radars, the present invention can also be applied to two or more radars, and by doing the above, the content of radar videos of a plurality of radars will not be damaged. It is possible to perform display without

以上のように、本発明に係るレーダ・ビデオ信
号の同期表示装置によれば、表示を行なうための
タイミングに同期しない方のタイミングに同期し
たレーダ・ビデオを記憶回路を用いて表示を行な
うためのタイミングに同期したビデオに変換する
ようにしたので、全てのレーダ・ビデオが同時表
示可能となる効果がある。
As described above, according to the radar video signal synchronization display device according to the present invention, the radar video signal synchronized with the timing that is not synchronized with the display timing can be displayed using the storage circuit. Since the video is converted into a video that is synchronized with the timing, there is an effect that all the radar videos can be displayed simultaneously.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のレーダ・ビデオ信号の同時表示
方式を説明するブロツク図、第2図は第1図の同
時表示方式を説明するタイミング図、第3図はこ
の発明の一実施例を示すブロツク図、第4図は第
3図の同時表示方式を説明するタイミング図、第
5図は第1図の方式に基づく表示例を示す図、第
6図は第3図の方式に基づく表示例を示す図であ
る。 図において、14,15,16,37は記憶回
路、17は加算回路、18は表示回路、31は制
御回路である。
FIG. 1 is a block diagram illustrating a conventional simultaneous display system for radar and video signals, FIG. 2 is a timing diagram illustrating the simultaneous display system shown in FIG. 1, and FIG. 3 is a block diagram illustrating an embodiment of the present invention. Fig. 4 is a timing diagram explaining the simultaneous display method of Fig. 3, Fig. 5 is a diagram showing a display example based on the method of Fig. 1, and Fig. 6 is a diagram showing a display example based on the method of Fig. 3. FIG. In the figure, 14, 15, 16, and 37 are storage circuits, 17 is an addition circuit, 18 is a display circuit, and 31 is a control circuit.

Claims (1)

【特許請求の範囲】 1 お互いの送信繰返し周期がm:nで同期がと
れる少なくとも2個のレーダのレーダ・ビデオを
同時表示するための装置において、 外部から入力された送信繰返し周期mのレーダ
のビデオを、当該送信繰返し周期mの各々の周期
に対応させて記憶するm個の記憶回路と、 該記憶回路に送信繰返し周期mで記憶させ送信
繰返し周期nで読出すように制御する制御回路
と、 上記m個の記憶回路の出力を加算する加算回路
と、 外部から直接入力される送信繰返し周期nのレ
ーダのビデオと上記加算回路から出力されたビデ
オとを入力とし、送信繰返し周期nに対応してビ
デオを表示する表示回路とを備えたことを特徴と
するレーダ・ビデオ信号の同時表示装置。
[Claims] 1. In a device for simultaneously displaying radar videos of at least two radars synchronized with each other with transmission repetition periods m:n, comprising: m storage circuits that store video in correspondence with each of the transmission repetition periods m; and a control circuit that controls the storage circuits to store video at the transmission repetition period m and to read it at the transmission repetition period n. , an adder circuit that adds the outputs of the m memory circuits, and a radar video with a transmission repetition period n that is input directly from the outside and the video output from the addition circuit, which corresponds to the transmission repetition period n. 1. A simultaneous display device for radar and video signals, comprising: a display circuit for displaying video.
JP58211186A 1983-11-08 1983-11-08 Simultaneous display system of radar video signal Granted JPS59104579A (en)

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JPS59104579A JPS59104579A (en) 1984-06-16
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JPS61235777A (en) * 1985-04-11 1986-10-21 Shipbuild Res Assoc Japan Radar synthesizing display device
JPS62201384A (en) * 1986-02-28 1987-09-05 Tokyo Keiki Co Ltd Radar equipment for marine vessel

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JPS59104579A (en) 1984-06-16

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