JPS64668B2 - - Google Patents
Info
- Publication number
- JPS64668B2 JPS64668B2 JP58211186A JP21118683A JPS64668B2 JP S64668 B2 JPS64668 B2 JP S64668B2 JP 58211186 A JP58211186 A JP 58211186A JP 21118683 A JP21118683 A JP 21118683A JP S64668 B2 JPS64668 B2 JP S64668B2
- Authority
- JP
- Japan
- Prior art keywords
- radar
- video
- timing
- circuit
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S13/00—Systems using the reflection or reradiation of radio waves, e.g. radar systems; Analogous systems using reflection or reradiation of waves whose nature or wavelength is irrelevant or unspecified
- G01S13/87—Combinations of radar systems, e.g. primary radar and secondary radar
Landscapes
- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar Systems Or Details Thereof (AREA)
Description
【発明の詳細な説明】
この発明は、レーダ・ビデオを表示するための
装置に関し、特に各レーダの送信繰返しの周期は
異なるがある一定周期にて同期のとれる２個のレ
ーダを同時にビデオ表示できるようにしたものに
関するものである。
装置に関し、特に各レーダの送信繰返しの周期は
異なるがある一定周期にて同期のとれる２個のレ
ーダを同時にビデオ表示できるようにしたものに
関するものである。
従来、この種の表示を実現する装置としては第
１図に示すものがあり、第５図にそのPPI表示を
示す。
１図に示すものがあり、第５図にそのPPI表示を
示す。
第１図において、１，３はビデオを表示させる
か否かに応じてビデオを通過させるゲート回路、
２はビデオを表示させるか否かに応じてゲート回
路１，３を制御する制御回路、４はゲート回路
１，３の出力により第５図に示すPPI表示を行な
う表示回路である。
か否かに応じてビデオを通過させるゲート回路、
２はビデオを表示させるか否かに応じてゲート回
路１，３を制御する制御回路、４はゲート回路
１，３の出力により第５図に示すPPI表示を行な
う表示回路である。
次に回路の動作について説明する。
第１図の入力端子６，７にはそれぞれ第２図
ａ，ｄのレーダ・トリガ（送信繰返し毎に発生す
る）が入力する。これでわかる様に各レーダの周
期は異なるが、一定周期で同期がとれている。
ａ，ｄのレーダ・トリガ（送信繰返し毎に発生す
る）が入力する。これでわかる様に各レーダの周
期は異なるが、一定周期で同期がとれている。
入力端子５は入力端子６と対応しており、端子
６のタイミングでの送信に対するレーダ・ビデオ
が入力する端子であることを示している。この入
力端子５に入力されるレーダ・ビデオのタイミン
グを第２図ｂに示す。入力端子８は入力端子７と
対応しており、端子７のタイミングでの送信に対
するレーダ・ビデオが入力する端子であることを
示している。この入力端子８に入力するレーダ・
ビデオのタイミングを第２図ｅに示す。
６のタイミングでの送信に対するレーダ・ビデオ
が入力する端子であることを示している。この入
力端子５に入力されるレーダ・ビデオのタイミン
グを第２図ｂに示す。入力端子８は入力端子７と
対応しており、端子７のタイミングでの送信に対
するレーダ・ビデオが入力する端子であることを
示している。この入力端子８に入力するレーダ・
ビデオのタイミングを第２図ｅに示す。
表示回路４は制御回路２から表示用のタイミン
グを得るが、表示回路は一般的に１個のタイミン
グでのみ動作するので、制御回路２は入力端子
６，７のいずれか一方を選択し、表示回路４に供
給する。ここでの説明においては入力端子７のタ
イミングを使用しているものとする。
グを得るが、表示回路は一般的に１個のタイミン
グでのみ動作するので、制御回路２は入力端子
６，７のいずれか一方を選択し、表示回路４に供
給する。ここでの説明においては入力端子７のタ
イミングを使用しているものとする。
表示回路４は第２図のタイミングｄで動作して
いる。第２図ｅのタイミングはタイミングｄと同
期しているので、そのまま表示すればよい。よつ
て制御回路２はゲート回路３をそのまま通過させ
るように制御する。これに対して第２図ｂのタイ
ミングはタイミングａを同期しており、タイミン
グｄとはタイミングａとｄとが同期がとれた時の
み同期がとれる。よつて表示回路で表示する場
合、この同期がとれた時のみが正しい距離のレー
ダ・ビデオが表示でき、他の同期のとれていない
箇所のレーダ・ビデオは正しい距離の表示ができ
ない。
いる。第２図ｅのタイミングはタイミングｄと同
期しているので、そのまま表示すればよい。よつ
て制御回路２はゲート回路３をそのまま通過させ
るように制御する。これに対して第２図ｂのタイ
ミングはタイミングａを同期しており、タイミン
グｄとはタイミングａとｄとが同期がとれた時の
み同期がとれる。よつて表示回路で表示する場
合、この同期がとれた時のみが正しい距離のレー
ダ・ビデオが表示でき、他の同期のとれていない
箇所のレーダ・ビデオは正しい距離の表示ができ
ない。
以上により、第２図ｂの入力ビデオはタイミン
グａとｄの同期がとれている時のみ表示しなけれ
ばならない。よつて制御回路２はゲート回路１を
タイミングａ，ｄの同期がとれている時のみ通過
させる様に制御し、結果として通過したレーダ・
ビデオは第２図ｃのようになる。この２個のレー
ダ・ビデオｅ，ｃが表示回路４で表示される様子
を第５図に示す。
グａとｄの同期がとれている時のみ表示しなけれ
ばならない。よつて制御回路２はゲート回路１を
タイミングａ，ｄの同期がとれている時のみ通過
させる様に制御し、結果として通過したレーダ・
ビデオは第２図ｃのようになる。この２個のレー
ダ・ビデオｅ，ｃが表示回路４で表示される様子
を第５図に示す。
第５図はタイミング（レーダの繰返し周期）が
２：３で同期している２個のレーダを例にとつて
示したが、一般的にタイミングがｍ：ｎのレーダ
でも同様のことが言える。
２：３で同期している２個のレーダを例にとつて
示したが、一般的にタイミングがｍ：ｎのレーダ
でも同様のことが言える。
第１図に示す従来のレーダ・ビデオの同時表示
方式においては、表示するためのタイミングに同
期している方のレーダ・ビデオはすべて表示され
るが、表示するためのタイミングとある一点で同
期がとれるが他は同期がとれないレーダのレー
ダ・ビデオはその同期した時のみ表示され他は表
示されないという欠点があつた。
方式においては、表示するためのタイミングに同
期している方のレーダ・ビデオはすべて表示され
るが、表示するためのタイミングとある一点で同
期がとれるが他は同期がとれないレーダのレー
ダ・ビデオはその同期した時のみ表示され他は表
示されないという欠点があつた。
この発明は、上記のような従来のものの問題点
を除去するためになされたもので、表示するため
のタイミングとある一点で同期がとれるが他は同
期がとれないレーダのレーダ・ビデオについても
同期の有無にかかわらず表示を行なうことができ
るレーダ・ビデオの同時表示装置を得ることを目
的としている。
を除去するためになされたもので、表示するため
のタイミングとある一点で同期がとれるが他は同
期がとれないレーダのレーダ・ビデオについても
同期の有無にかかわらず表示を行なうことができ
るレーダ・ビデオの同時表示装置を得ることを目
的としている。
以下、この発明の一実施例を図について説明す
る。第３図は本発明の一実施例によるレーダ・ビ
デオ信号の同時表示装置を示し、図において、１
４，１５，１６，３７はお互いの送信繰返し周期
がｎ：ｍで同期がとれている２個のレーダのうち
表示のために使用されない方のタイミング（送信
繰返し）をもつレーダのレーダ・ビデオを記憶す
るための記憶回路である。以下、説明上ｎが表示
に使用するタイミング、ｍが表示に使用されない
タイミングとする。図ではｍが４の時の例を示し
ている。３１は記憶回路１４，１５，１６，３７
にタイミングｍでレーダ・ビデオを記憶させ、タ
イミングｎで記憶しているレーダ・ビデオを出力
させる制御回路、１７は記憶回路１４，１５，１
６，３７の出力を加算し、一本のビデオとする加
算回路、１８は一本となつた加算回路１７の出
力、即ちタイミングｎ（表示させるためのタイミ
ング）と同期化されたタイミングｍのレーダ・ビ
デオとタイミングｎのレーダ・ビデオを第６図の
ように表示する表示回路である。
る。第３図は本発明の一実施例によるレーダ・ビ
デオ信号の同時表示装置を示し、図において、１
４，１５，１６，３７はお互いの送信繰返し周期
がｎ：ｍで同期がとれている２個のレーダのうち
表示のために使用されない方のタイミング（送信
繰返し）をもつレーダのレーダ・ビデオを記憶す
るための記憶回路である。以下、説明上ｎが表示
に使用するタイミング、ｍが表示に使用されない
タイミングとする。図ではｍが４の時の例を示し
ている。３１は記憶回路１４，１５，１６，３７
にタイミングｍでレーダ・ビデオを記憶させ、タ
イミングｎで記憶しているレーダ・ビデオを出力
させる制御回路、１７は記憶回路１４，１５，１
６，３７の出力を加算し、一本のビデオとする加
算回路、１８は一本となつた加算回路１７の出
力、即ちタイミングｎ（表示させるためのタイミ
ング）と同期化されたタイミングｍのレーダ・ビ
デオとタイミングｎのレーダ・ビデオを第６図の
ように表示する表示回路である。
次にかかる本発明の一実施例の動作について説
明する。
明する。
第３図の入力端子２１に第４図ａのレーダ・ト
リガ（送信繰返し毎に発生する）が入力し、第３
図の入力端子２２に第４図ｂのレーダ・トリガが
入力する。これでわかるように、２台のレーダは
周期は異なるが一定周期で同期がとれている。以
下３：４で同期がとれている場合を例にとつて説
明する。
リガ（送信繰返し毎に発生する）が入力し、第３
図の入力端子２２に第４図ｂのレーダ・トリガが
入力する。これでわかるように、２台のレーダは
周期は異なるが一定周期で同期がとれている。以
下３：４で同期がとれている場合を例にとつて説
明する。
入力端子１９は入力端子２１と対応しており、
端子２１のタイミングで送信に対するレーダ・ビ
デオが入力する端子であることを示している。
端子２１のタイミングで送信に対するレーダ・ビ
デオが入力する端子であることを示している。
この例では表示回路１８において表示させるタ
イミングとして第４図ａ（入力端子２１に入力す
るタイミング）を用いた例を示している。こうす
ることにより入力端子１９に入力するレーダ・ビ
デオはそのまま表示回路１８に供給することによ
り、失われることなしに表示される。
イミングとして第４図ａ（入力端子２１に入力す
るタイミング）を用いた例を示している。こうす
ることにより入力端子１９に入力するレーダ・ビ
デオはそのまま表示回路１８に供給することによ
り、失われることなしに表示される。
一方、入力端子２０は入力端子２２と対応して
おり、端子２２のタイミングでの送信に対するレ
ーダ・ビデオが入力する端子であることを示して
いる。
おり、端子２２のタイミングでの送信に対するレ
ーダ・ビデオが入力する端子であることを示して
いる。
この入力端子２０に入力するレーダ・ビデオを
その送信繰返し周期にあわせて第４図ｂのように
３２，３３，３４，３８と区分する。これをおの
おの一旦記憶回路に記憶させ、その内容を保存す
る。即ち、記憶回路１４，１５，１６，３７にそ
れぞれレーダ・ビデオ３２，３３，３４，３８を
おのおの記憶させる。記憶させた時間を各々第４
図ｃ，ｅ，ｇ，ｉに示す。
その送信繰返し周期にあわせて第４図ｂのように
３２，３３，３４，３８と区分する。これをおの
おの一旦記憶回路に記憶させ、その内容を保存す
る。即ち、記憶回路１４，１５，１６，３７にそ
れぞれレーダ・ビデオ３２，３３，３４，３８を
おのおの記憶させる。記憶させた時間を各々第４
図ｃ，ｅ，ｇ，ｉに示す。
制御回路３１は入力端子２１，２２のタイミン
グを用い、入力端子２２のタイミングをベースと
して上記記憶回路の各々の記憶用のタイミング、
ゲートを作成し、各々の記憶回路に供給すること
により制御する。
グを用い、入力端子２２のタイミングをベースと
して上記記憶回路の各々の記憶用のタイミング、
ゲートを作成し、各々の記憶回路に供給すること
により制御する。
ここで、記憶した入力端子２０に入力するビデ
オは表示用として読み出されねばならない。読み
出しは当然表示回路１８において表示されるタイ
ミングとして使用されている第４図ａと同期して
行なう必要がある。さらに記憶中に読出すことに
より内容を損なわない様に記憶している時間を含
まない時間に読出す必要がある。
オは表示用として読み出されねばならない。読み
出しは当然表示回路１８において表示されるタイ
ミングとして使用されている第４図ａと同期して
行なう必要がある。さらに記憶中に読出すことに
より内容を損なわない様に記憶している時間を含
まない時間に読出す必要がある。
第４図ｂで説明すると、タイミング３２，３
３，３４，３８で記憶するレーダ・ビデオは３
６，３９，３５，３５でそれぞれ読出す。この関
係を第４図ｅ〜ｊに示す。これにより入力端子２
０に入力するレーダ・ビデオはその内容を失うこ
となしに表示回路１８に供給される。記憶回路で
いうと記憶回路１４，１５，１６，３７はレー
ダ・ビデオ３６，３９，３５，３５でそれぞれの
記憶を読み出し、出力する。
３，３４，３８で記憶するレーダ・ビデオは３
６，３９，３５，３５でそれぞれ読出す。この関
係を第４図ｅ〜ｊに示す。これにより入力端子２
０に入力するレーダ・ビデオはその内容を失うこ
となしに表示回路１８に供給される。記憶回路で
いうと記憶回路１４，１５，１６，３７はレー
ダ・ビデオ３６，３９，３５，３５でそれぞれの
記憶を読み出し、出力する。
制御回路３１は入力端子２１，２２のタイミン
グを用い、入力端子２１のタイミングをベースと
して上記各記憶回路の読み出し用のタイミング、
ゲートを作成し、各々の記憶回路に供給すること
により制御する。
グを用い、入力端子２１のタイミングをベースと
して上記各記憶回路の読み出し用のタイミング、
ゲートを作成し、各々の記憶回路に供給すること
により制御する。
入力端子２０の入力が１本であることからわか
る様に、レーダ・ビデオとしては１本として表示
回路１８へ供給するため加算回路１７にて記憶回
路１４，１５，１６，３７の出力を加算して１本
に合成する。
る様に、レーダ・ビデオとしては１本として表示
回路１８へ供給するため加算回路１７にて記憶回
路１４，１５，１６，３７の出力を加算して１本
に合成する。
このように構成することにより表示用のトリガ
（送信繰返し）として使用しない送信繰返しと同
期するレーダ・ビデオについても、その内容を失
うことなしに表示することができる。
（送信繰返し）として使用しない送信繰返しと同
期するレーダ・ビデオについても、その内容を失
うことなしに表示することができる。
なお、上記実施例では記憶回路の出力は加算回
路１７で加算することにより１本のビデオに合成
しているが、加算回路１７の代わりに最大値をと
る回路または加算および最大値をとる回路の組合
せ回路を同一箇所に設けてもよく、上記実施例と
同様の効果が得られる。
路１７で加算することにより１本のビデオに合成
しているが、加算回路１７の代わりに最大値をと
る回路または加算および最大値をとる回路の組合
せ回路を同一箇所に設けてもよく、上記実施例と
同様の効果が得られる。
更に上記実施例では３：４で同期している２つ
の送信繰返しのレーダについて説明したが、繰返
し周期は３：４に限るものではなく、一般的に
ｎ：ｍで同期しているものに適用することができ
る。但し記憶する時間と読み出しの時間がオーバ
ーラツプしないことが条件である。
の送信繰返しのレーダについて説明したが、繰返
し周期は３：４に限るものではなく、一般的に
ｎ：ｍで同期しているものに適用することができ
る。但し記憶する時間と読み出しの時間がオーバ
ーラツプしないことが条件である。
また上記実施例では２個のレーダについて述べ
たが、２個以上の場合についてもこの発明を適用
することができ、以上のようにすれば複数個のレ
ーダのレーダ・ビデオについてもその内容を損な
わずに表示を行なうことができる。
たが、２個以上の場合についてもこの発明を適用
することができ、以上のようにすれば複数個のレ
ーダのレーダ・ビデオについてもその内容を損な
わずに表示を行なうことができる。
以上のように、本発明に係るレーダ・ビデオ信
号の同期表示装置によれば、表示を行なうための
タイミングに同期しない方のタイミングに同期し
たレーダ・ビデオを記憶回路を用いて表示を行な
うためのタイミングに同期したビデオに変換する
ようにしたので、全てのレーダ・ビデオが同時表
示可能となる効果がある。
号の同期表示装置によれば、表示を行なうための
タイミングに同期しない方のタイミングに同期し
たレーダ・ビデオを記憶回路を用いて表示を行な
うためのタイミングに同期したビデオに変換する
ようにしたので、全てのレーダ・ビデオが同時表
示可能となる効果がある。
第１図は従来のレーダ・ビデオ信号の同時表示
方式を説明するブロツク図、第２図は第１図の同
時表示方式を説明するタイミング図、第３図はこ
の発明の一実施例を示すブロツク図、第４図は第
３図の同時表示方式を説明するタイミング図、第
５図は第１図の方式に基づく表示例を示す図、第
６図は第３図の方式に基づく表示例を示す図であ
る。 図において、１４，１５，１６，３７は記憶回
路、１７は加算回路、１８は表示回路、３１は制
御回路である。
方式を説明するブロツク図、第２図は第１図の同
時表示方式を説明するタイミング図、第３図はこ
の発明の一実施例を示すブロツク図、第４図は第
３図の同時表示方式を説明するタイミング図、第
５図は第１図の方式に基づく表示例を示す図、第
６図は第３図の方式に基づく表示例を示す図であ
る。 図において、１４，１５，１６，３７は記憶回
路、１７は加算回路、１８は表示回路、３１は制
御回路である。
Claims (1)
- 【特許請求の範囲】 １ お互いの送信繰返し周期がｍ：ｎで同期がと
れる少なくとも２個のレーダのレーダ・ビデオを
同時表示するための装置において、 外部から入力された送信繰返し周期ｍのレーダ
のビデオを、当該送信繰返し周期ｍの各々の周期
に対応させて記憶するｍ個の記憶回路と、 該記憶回路に送信繰返し周期ｍで記憶させ送信
繰返し周期ｎで読出すように制御する制御回路
と、 上記ｍ個の記憶回路の出力を加算する加算回路
と、 外部から直接入力される送信繰返し周期ｎのレ
ーダのビデオと上記加算回路から出力されたビデ
オとを入力とし、送信繰返し周期ｎに対応してビ
デオを表示する表示回路とを備えたことを特徴と
するレーダ・ビデオ信号の同時表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211186A JPS59104579A (ja) | 1983-11-08 | 1983-11-08 | レーダ・ビデオ信号の同時表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211186A JPS59104579A (ja) | 1983-11-08 | 1983-11-08 | レーダ・ビデオ信号の同時表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104579A JPS59104579A (ja) | 1984-06-16 |
| JPS64668B2 true JPS64668B2 (ja) | 1989-01-09 |
Family
ID=16601828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211186A Granted JPS59104579A (ja) | 1983-11-08 | 1983-11-08 | レーダ・ビデオ信号の同時表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104579A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235777A (ja) * | 1985-04-11 | 1986-10-21 | Shipbuild Res Assoc Japan | レ−ダ合成表示装置 |
| JPS62201384A (ja) * | 1986-02-28 | 1987-09-05 | Tokyo Keiki Co Ltd | 船舶用レ−ダ装置 |
-
1983
- 1983-11-08 JP JP58211186A patent/JPS59104579A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104579A (ja) | 1984-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0185294A2 (en) | Display apparatus | |
| US20030200415A1 (en) | Synchronous data transfer system | |
| EP0133026B1 (en) | Video signal processing apparatus | |
| US4119955A (en) | Circuit for display, such as video game display | |
| US5434624A (en) | Apparatus for producing a multi-scene video signal | |
| KR930002925A (ko) | 외부 및 내부 비디오 합성장치 및 방법 | |
| CA2043177A1 (en) | Triple field buffer for television image storage and visualization on raster graphics display | |
| US4241341A (en) | Apparatus for scan conversion | |
| JPS61249086A (ja) | 隣接表示区域の画像表示装置 | |
| US4941127A (en) | Method for operating semiconductor memory system in the storage and readout of video signal data | |
| US4951143A (en) | Memory configuration for unsynchronized input and output data streams | |
| US4970588A (en) | Video monitoring apparatus with plural inputs | |
| GB1326386A (en) | Television standards conversion | |
| JP2903637B2 (ja) | デジタルビデオ信号発生器 | |
| JPS64668B2 (ja) | ||
| US5055940A (en) | Video memory control apparatus | |
| US5216756A (en) | Luminance interspersion type waveform display apparatus | |
| KR100232934B1 (ko) | 화상 처리 시스템 | |
| JPS6194479A (ja) | 表示装置 | |
| JP3550510B2 (ja) | ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法 | |
| US4707690A (en) | Video display control method and apparatus having video data storage | |
| JP2005513557A (ja) | ビデオデータを並べ替えるピクセルシャフラ | |
| US5045944A (en) | Video signal generating circuit for use in video tape recorder and television receiver | |
| KR940006173B1 (ko) | 클럭 변환 회로 | |
| JP2922519B2 (ja) | ビデオ合成装置 |