JPS64669B2 - - Google Patents
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- Publication number
- JPS64669B2 JPS64669B2 JP8748180A JP8748180A JPS64669B2 JP S64669 B2 JPS64669 B2 JP S64669B2 JP 8748180 A JP8748180 A JP 8748180A JP 8748180 A JP8748180 A JP 8748180A JP S64669 B2 JPS64669 B2 JP S64669B2
- Authority
- JP
- Japan
- Prior art keywords
- speed
- circuit
- adjustment
- timing
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000010355 oscillation Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
電子時計用マイクロプログラム制御回路におけ
る緩急装置に関する。
る緩急装置に関する。
マイクロプログラム制御回路は周辺のプログラ
ムメモリー（ROM）から命令を読み出し、その
実行をデータメモリー（RAM）、入出力装置
（Ｉ／Ｏ）、論理演算回路（ALU）等を駆使して
処理する回路である。そして、時計における緩急
とは時計の進み遅れを補正することである。しか
し電子時計用マイクロプログラム制御回路は１Hz
までの分周をハードで構成するなど高い周波数部
分はハードで構成する場合が多く、高い周波数で
処理する緩急装置はハードで構成しなくてはなら
ないことがある。分周回路のカウンターを構成す
るフリツプフロツプのセツト端子あるいはリセツ
ト端子より緩急が行なわれる場合、カウンターが
決められた値になつた時のみ緩急が行なわれる必
要があるが、ROMより出される緩急命令は非常
に高速でありカウンターの値と同期させるには複
雑な回路を必要とするので、通常はカウンターの
値とは同期されず出力される。したがつて、緩急
命令が出された時には、その時には緩急を行なわ
ずに、初めてカウンターが決められた値になつた
時のみに行なわれる必要がある。
ムメモリー（ROM）から命令を読み出し、その
実行をデータメモリー（RAM）、入出力装置
（Ｉ／Ｏ）、論理演算回路（ALU）等を駆使して
処理する回路である。そして、時計における緩急
とは時計の進み遅れを補正することである。しか
し電子時計用マイクロプログラム制御回路は１Hz
までの分周をハードで構成するなど高い周波数部
分はハードで構成する場合が多く、高い周波数で
処理する緩急装置はハードで構成しなくてはなら
ないことがある。分周回路のカウンターを構成す
るフリツプフロツプのセツト端子あるいはリセツ
ト端子より緩急が行なわれる場合、カウンターが
決められた値になつた時のみ緩急が行なわれる必
要があるが、ROMより出される緩急命令は非常
に高速でありカウンターの値と同期させるには複
雑な回路を必要とするので、通常はカウンターの
値とは同期されず出力される。したがつて、緩急
命令が出された時には、その時には緩急を行なわ
ずに、初めてカウンターが決められた値になつた
時のみに行なわれる必要がある。
本発明はこのような電子時計用マイクロプログ
ラム制御回路における緩急装置において簡便な方
式を提供する事を目的としている。
ラム制御回路における緩急装置において簡便な方
式を提供する事を目的としている。
以下、実施例に従つて説明する。
第３図は本発明におけるマイクロプログラム制
御回路ブロツク図である。
御回路ブロツク図である。
３１は発振・分周回路であり、各ブロツクに必
要な信号を供給している。３２はROM部であ
り、発振・分周回路より得られた基準信号をカウ
ントしてROMの番地を指定するプログラムカウ
ンター、ROM、ROMの出力を格納するインス
トラクシヨンレジスター、インストラクシヨンレ
ジスターの命令を解読するインストラクシヨンデ
コーダーを有する。３２より出力された命令は３
３のRAM、３４のALUを駆使して、様々な処理
を行なう。３５は本発明における緩急回路であ
り、３２のROM部より緩急命令が出力された
際、命令をすぐには実行しないで一度保持をし
て、３１の発振・分周回路の出力がある特定の値
になり信号を出した時に初めて命令を実行するよ
うになつている。
要な信号を供給している。３２はROM部であ
り、発振・分周回路より得られた基準信号をカウ
ントしてROMの番地を指定するプログラムカウ
ンター、ROM、ROMの出力を格納するインス
トラクシヨンレジスター、インストラクシヨンレ
ジスターの命令を解読するインストラクシヨンデ
コーダーを有する。３２より出力された命令は３
３のRAM、３４のALUを駆使して、様々な処理
を行なう。３５は本発明における緩急回路であ
り、３２のROM部より緩急命令が出力された
際、命令をすぐには実行しないで一度保持をし
て、３１の発振・分周回路の出力がある特定の値
になり信号を出した時に初めて命令を実行するよ
うになつている。
第１図は本発明における緩急装置であり、第２
図はそのタイミングチヤートである。１はインバ
ーターで、２〜７は負トリガーのマスタースレー
プフリツプフロツプ（以下Ｆ・Ｆと略す）であ
り、分周回路の一部を形成している。そのうち、
３〜５はセツト端子を６，７はリセツト端子を持
つている。NORゲート１２，１３、インバータ
ー１４はROMより出された緩急命令を実際に緩
急するまで保持する保持回路Ａであり、本実施例
においては、ラツチ回路で構成されている。Ｂは
緩急を行う緩急タイミングを形成する緩急タイミ
ング形成回路である。Ｂの中で、NANDゲート
２４、インバータ２５はＦ・Ｆ６，７の出力から
緩急するタイミングを形成する回路であり、イン
バーター８，１１、ラツチ回路９、NANDゲー
ト１０は実際に緩急する時に１２〜１４のラツチ
回路をリセツトする微分信号を形成する微分回路
である。Ｃは分周回路の特定段のＦ・Ｆをセツト
またはリセツトする緩急回路である。Ｃの中で、
インバーター１５、ラツチ回路１６、NORゲー
ト１７は１２〜１４のラツチ回路の出力を微分し
て緩急に必要な緩急信号を形成する微分回路であ
り、インバーター１９，２１，２３、NANDゲ
ート１８，２０，２２は緩急信号が得られた時に
Ｓ２〜Ｓ４の緩急データに応じてＦ・Ｆをセツト
またはリセツトする回路である。また、Ｓ１は基
準信号源である発振回路より得られた32KHzの信
号であり、Ｓ５はROM３２より出力される緩急
命令信号である。
図はそのタイミングチヤートである。１はインバ
ーターで、２〜７は負トリガーのマスタースレー
プフリツプフロツプ（以下Ｆ・Ｆと略す）であ
り、分周回路の一部を形成している。そのうち、
３〜５はセツト端子を６，７はリセツト端子を持
つている。NORゲート１２，１３、インバータ
ー１４はROMより出された緩急命令を実際に緩
急するまで保持する保持回路Ａであり、本実施例
においては、ラツチ回路で構成されている。Ｂは
緩急を行う緩急タイミングを形成する緩急タイミ
ング形成回路である。Ｂの中で、NANDゲート
２４、インバータ２５はＦ・Ｆ６，７の出力から
緩急するタイミングを形成する回路であり、イン
バーター８，１１、ラツチ回路９、NANDゲー
ト１０は実際に緩急する時に１２〜１４のラツチ
回路をリセツトする微分信号を形成する微分回路
である。Ｃは分周回路の特定段のＦ・Ｆをセツト
またはリセツトする緩急回路である。Ｃの中で、
インバーター１５、ラツチ回路１６、NORゲー
ト１７は１２〜１４のラツチ回路の出力を微分し
て緩急に必要な緩急信号を形成する微分回路であ
り、インバーター１９，２１，２３、NANDゲ
ート１８，２０，２２は緩急信号が得られた時に
Ｓ２〜Ｓ４の緩急データに応じてＦ・Ｆをセツト
またはリセツトする回路である。また、Ｓ１は基
準信号源である発振回路より得られた32KHzの信
号であり、Ｓ５はROM３２より出力される緩急
命令信号である。
第２図のタイミングチヤートに基づき第１図の
動作を説明する。Ｓ１の32KHz信号は２〜７の
Ｆ・Ｆにより分周される。Ｆ・Ｆの出力Ｑ２は
16KHz、Ｆ・Ｆ３の出力Ｑ３は8KHz信号、Ｆ・
Ｆ４の出力Ｑ４は4KHz信号、Ｆ・Ｆ５の出力Ｑ
５は2KHz信号、Ｆ・Ｆ６の出力Ｑ６は1KHzの信
号、Ｆ・Ｆ７の出力Ｑ７は512KHz信号であり、
このＱ７は下段の分周回路につながれている。
尚、第２図にＱ２〜Ｑ６の信号が示されており、
Ｑ７は示されていない。Ｑ１１は緩急タイミング
形成回路Ｂのインバーター１１の出力であり、緩
急タイミングになると微分信号が出力される。Ｑ
１４はラツチ回路Ａのインバーター１４の出力で
あり、緩急時には立ち下がり信号が得られる。Ｑ
１７は緩急回路ＣのNORゲート１７の出力であ
り、このＱ１７に信号が得られた時に緩急が行な
われる。またＳ６はROM３２の読み出しを制御
する信号である。緩急されるタイミングは（Ｑ
３，Ｑ４，Ｑ５，Ｑ６，Ｑ７）＝（０、０、０、
１、０）となつたときであり、それはＱ６，７
の立ち上がりの時である。インバーター２５の出
力Ｑ２５はＱ６，７になる。８〜１１はＱ２５
の立ち上がり微分信号を作る回路であり、インバ
ーター１１の出力Ｑ１１は第２図のタイミングチ
ヤートに示すようになつている。Ｓ５はROMよ
り出力される緩急命令であり、Ｓ５が入ればイン
バーター１４の出力Ｑ１４はHIGHレベル（以下
Ｈレベルと略す。）になり、Ｑ１１が出ればＱ１
４はLOWレベル（以下Ｌレベルと略す。）にな
る。Ｑ１４は第２図のようにＱ１１の立ち上がり
で立ち下がるので、Ｑ１４の立ち下がり微分信号
を緩急信号とすればよい。それがNORゲート１
７の出力Ｑ１７であり、第２図に示すように出力
される。ROMは第２図のＳ６の信号により制御
されており、命令はＳ６がＬレベルの時に出力さ
れていて、緩急命令Ｓ５とＱ１１は重ならないよ
うになつている。第２図から明らかなように、
ROMからの命令読み出しは高速であり、その読
み出し周期は緩急タイミングが訪れる周期とは全
く異なつている。したがつて、時計用マイクロプ
ログラム制御回路において緩急を行なう場合に
は、本発明のようにラツチ回路Ａに緩急命令を保
持した状態で緩急タイミングが得られた時に緩急
することが必要となる。（Ｓ２，Ｓ３，Ｓ４）の
データにより緩急後のＱ３〜Ｑ７の出力は次のよ
うになる。（Ｓ２，Ｓ３，Ｓ４）＝（０、０、０）
の時は、（Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７）＝（０、
０、０、１、０）となり変化しない。（Ｓ２，Ｓ
３，Ｓ４）＝（１、０、０）の時は、（Ｑ３，Ｑ４，
Ｑ５，Ｑ６，Ｑ７）＝（１、０、０、１、０）とな
り1/16Ｋ秒すすむ。同様に（Ｓ２，Ｓ３，Ｓ４）
＝（０、１、０）、（１、１、０）はそれぞれ2/16
Ｋ秒、3/16Ｋ秒すすむ。（Ｓ２，Ｓ３，Ｓ４）＝
（０、０、１）の時は（Ｑ３，Ｑ４，Ｑ５，Ｑ６，
Ｑ７）＝（０、０、１、０、０）となり、4/16Ｋ秒
おくれる。同様に（Ｓ２，Ｓ３，Ｓ４）＝（１、
０、１）、（０、１、１）、（１、１、１）の時は、
それぞれ3/16Ｋ秒、2/16Ｋ秒、1/16Ｋ秒おくれ
る。
動作を説明する。Ｓ１の32KHz信号は２〜７の
Ｆ・Ｆにより分周される。Ｆ・Ｆの出力Ｑ２は
16KHz、Ｆ・Ｆ３の出力Ｑ３は8KHz信号、Ｆ・
Ｆ４の出力Ｑ４は4KHz信号、Ｆ・Ｆ５の出力Ｑ
５は2KHz信号、Ｆ・Ｆ６の出力Ｑ６は1KHzの信
号、Ｆ・Ｆ７の出力Ｑ７は512KHz信号であり、
このＱ７は下段の分周回路につながれている。
尚、第２図にＱ２〜Ｑ６の信号が示されており、
Ｑ７は示されていない。Ｑ１１は緩急タイミング
形成回路Ｂのインバーター１１の出力であり、緩
急タイミングになると微分信号が出力される。Ｑ
１４はラツチ回路Ａのインバーター１４の出力で
あり、緩急時には立ち下がり信号が得られる。Ｑ
１７は緩急回路ＣのNORゲート１７の出力であ
り、このＱ１７に信号が得られた時に緩急が行な
われる。またＳ６はROM３２の読み出しを制御
する信号である。緩急されるタイミングは（Ｑ
３，Ｑ４，Ｑ５，Ｑ６，Ｑ７）＝（０、０、０、
１、０）となつたときであり、それはＱ６，７
の立ち上がりの時である。インバーター２５の出
力Ｑ２５はＱ６，７になる。８〜１１はＱ２５
の立ち上がり微分信号を作る回路であり、インバ
ーター１１の出力Ｑ１１は第２図のタイミングチ
ヤートに示すようになつている。Ｓ５はROMよ
り出力される緩急命令であり、Ｓ５が入ればイン
バーター１４の出力Ｑ１４はHIGHレベル（以下
Ｈレベルと略す。）になり、Ｑ１１が出ればＱ１
４はLOWレベル（以下Ｌレベルと略す。）にな
る。Ｑ１４は第２図のようにＱ１１の立ち上がり
で立ち下がるので、Ｑ１４の立ち下がり微分信号
を緩急信号とすればよい。それがNORゲート１
７の出力Ｑ１７であり、第２図に示すように出力
される。ROMは第２図のＳ６の信号により制御
されており、命令はＳ６がＬレベルの時に出力さ
れていて、緩急命令Ｓ５とＱ１１は重ならないよ
うになつている。第２図から明らかなように、
ROMからの命令読み出しは高速であり、その読
み出し周期は緩急タイミングが訪れる周期とは全
く異なつている。したがつて、時計用マイクロプ
ログラム制御回路において緩急を行なう場合に
は、本発明のようにラツチ回路Ａに緩急命令を保
持した状態で緩急タイミングが得られた時に緩急
することが必要となる。（Ｓ２，Ｓ３，Ｓ４）の
データにより緩急後のＱ３〜Ｑ７の出力は次のよ
うになる。（Ｓ２，Ｓ３，Ｓ４）＝（０、０、０）
の時は、（Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７）＝（０、
０、０、１、０）となり変化しない。（Ｓ２，Ｓ
３，Ｓ４）＝（１、０、０）の時は、（Ｑ３，Ｑ４，
Ｑ５，Ｑ６，Ｑ７）＝（１、０、０、１、０）とな
り1/16Ｋ秒すすむ。同様に（Ｓ２，Ｓ３，Ｓ４）
＝（０、１、０）、（１、１、０）はそれぞれ2/16
Ｋ秒、3/16Ｋ秒すすむ。（Ｓ２，Ｓ３，Ｓ４）＝
（０、０、１）の時は（Ｑ３，Ｑ４，Ｑ５，Ｑ６，
Ｑ７）＝（０、０、１、０、０）となり、4/16Ｋ秒
おくれる。同様に（Ｓ２，Ｓ３，Ｓ４）＝（１、
０、１）、（０、１、１）、（１、１、１）の時は、
それぞれ3/16Ｋ秒、2/16Ｋ秒、1/16Ｋ秒おくれ
る。
本発明によると、いかなるタイミングで緩急命
令が出ても決められたタイミングで緩急を確実に
行なう事ができ、しかもわずかな回路で構成する
事ができる。
令が出ても決められたタイミングで緩急を確実に
行なう事ができ、しかもわずかな回路で構成する
事ができる。
第１図……本発明における緩急回路の実施例、
第２図……第１図の回路のタイミングチヤート。
第３図……本発明のブロツク図。
第２図……第１図の回路のタイミングチヤート。
第３図……本発明のブロツク図。
Claims (1)
- １ 基準信号を出力する発振回路と、複数段縦続
接続されたフリツプフロツプより成り前記基準信
号を分周する分周回路と、命令を記憶するプログ
ラムメモリーと、論理演算回路とを備え、前記プ
ログラムメモリーから読み出された命令の実行を
前記論理演算回路等を駆使して処理する時計用マ
イクロプログラム制御回路において、前記分周回
路の特定段のフリツプフロツプをセツト又はリセ
ツトして分周の遅れ又は進みの緩急を行う緩急回
路と、前記分周回路の所定段のフリツプフロツプ
の出力信号に基づき緩急を行う緩急タイミングを
形成する緩急タイミング形成回路と、前記緩急タ
イミングと異なる周期で前記プログラムメモリー
から読み出される命令の中の緩急命令を保持する
保持回路とを備え、前記緩急回路は、該保持回路
に前記緩急命令が保持され且つ前記緩急タイミン
グ形成回路から前記緩急タイミングが得られた時
に緩急を行うことを特徴とする時計用マイクロプ
ログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8748180A JPS5713386A (en) | 1980-06-27 | 1980-06-27 | Microprogram controlling circuit for watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8748180A JPS5713386A (en) | 1980-06-27 | 1980-06-27 | Microprogram controlling circuit for watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713386A JPS5713386A (en) | 1982-01-23 |
| JPS64669B2 true JPS64669B2 (ja) | 1989-01-09 |
Family
ID=13916123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8748180A Granted JPS5713386A (en) | 1980-06-27 | 1980-06-27 | Microprogram controlling circuit for watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5713386A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914428U (ja) * | 1982-07-17 | 1984-01-28 | オリエント時計株式会社 | 分周回路 |
| JPH085331B2 (ja) * | 1992-03-19 | 1996-01-24 | ヤンマーディーゼル株式会社 | 掘削機 |
-
1980
- 1980-06-27 JP JP8748180A patent/JPS5713386A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5713386A (en) | 1982-01-23 |
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