JPS648385B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はバス制御方式、特にバスに接続された
各種装置の優先順位に応じてバスの制御手段を簡
素化し得るようにしたバス制御方式に関するもの
である。

(2) 従来技術と問題点 従来この種のバス制御方式を実施するバスとし
て同期式の双方向バスを挙げると、その構成例と
しては例えば第１図に示すようなものがある。こ
の双方向バスは、アドレスとデータとを時分割で
転送するバス線１と、バス線１を使つて転送され
ている情報がアドレスであるのか、データである
のかを識別するためのタグ線２と、バスリクエス
ト線３とから成り、この双方向バスには、マスタ
機能とスレーブ機能とを有し、バスを経由して相
互にデータの転送を行なう複数の装置Ｄ０，Ｄ
１，…Dnが接続されている。バスリクエスト線
３はそれぞれの装置Ｄ０，Ｄ１，…Dnに対応し
て複数本設けられ、各装置Ｄ０，Ｄ１，…Dnか
らのバスリクエスト信号が各々対応したバスリク
エスト線BR０，BR１，…BRnに発送される。
装置Ｄ０，Ｄ１，…Dnには、例えばプリンタ、
デイスプレイ、デイスク、メモリ制御装置等があ
り、各装置Ｄ０，Ｄ１，…Dnが同様にバスリク
エストしたとしてもバス使用に関しては装置間で
優先順位があり、プライオリテイの高い装置から
順にバスの使用が許されるのが一般的である。第
１図においては、装置Ｄ０として、各種装置の中
では最もバス使用の優先順位が高いとされてい
る、メモリ（MEM）６へのデータの書込み、読
出しを制御するメモリ制御装置（MAC）の一例
が挙げてある。このメモリ制御装置Ｄ０は、バス
リクエスト線３に接続されたバス制御回路４と、
タグ線２に接続されてバス線１に載せられた情報
を識別するタグ回路７と、バス線１に接続された
データ送受信回路８と、バス制御回路４、タグ回
路７、データ送受信回路８からの信号に基づいて
メモリ６の制御を行なうメモリ制御回路５とから
成る。バス制御回路４は、メモリ制御装置Ｄ０が
マスタとして作動する時、この装置に対応するバ
スリクエスト線BR０に向けてバスリクエスト信
号を発送する信号線１１と、メモリ制御装置Ｄ０
がスレーブとして作動する時、バスリクエスト線
BR０以外にバスリクエスト線BR１，…BRnを
通して他の装置Ｄ１，…Dnからのバスリクエス
ト信号を得る信号線１２とを有する。

他の装置Ｄ１，…Dnはバスの使用に関しては
メモリ制御装置Ｄ０よりも優先順位が低いとされ
ている装置である。これらの装置Ｄ１，…Dnは
いずれもほぼ同様な構成を有し、マスタとして作
動する時、各装置Ｄ１，…Dnに対応するバスリ
クエスト線BR１，…BRnにバスリクエスト信号
を発送するバスリクエスト回路９と、このバスリ
クエスト信号が別の装置からも発送されていた場
合、自己の装置と上記別の装置との間における優
先順位を検知するバスアービトレーシヨン回路１
０と、タグ線２に接続されたタグ回路７と、バス
線１に接続され当該バス線１との間で情報のやり
とりを行なうデータ送受信回路８とから成る。バ
スアービトレーシヨン回路１０は、装置（例えば
Ｄ１）がマスタとして作動する時は上記の如くそ
の装置Ｄ１の優先順位を検知する一方、当該装置
Ｄ１がスレーブとして作動する時はバスリクエス
ト線BR１以外のバスリクエスト線BR０，BR
１，…BRnを通して他の装置Ｄ０，Ｄ２，…Dn
からのバスリクエスト信号を受信する機能をも有
する。

即ち、メモリ制御装置Ｄ０は各種装置Ｄ０，…
Dnの中で最も優先順位が高く、バスリクエスト
信号を発送すれば直ちにバスの使用が可能である
ため、スレーブ作動時のみバスリクエスト線３を
監視すればよいのに対し、他の装置Ｄ１，…Dn
は優先順位が第２位以下であるため、マスタ作動
時及びスレーブ作動時の両方でバスリクエスト線
３に監視を行なわなければならず、そのためバス
制御回路４とバスアービトレーシヨン回路１０と
は互いに異なつた機能を有している。

しかしながら、このような従来のバス制御方式
において、メモリ制御装置Ｄ０についてみると、
バス制御回路４は、メモリ制御装置Ｄ０がスレー
ブとして作動する時にバスリクエスト線３を監視
するためにのみバスリクエスト線BR１，…BRn
に接続された信号線１２を備えなければならず、
機造上無駄であるという不具合があつた。また、
このような事態は部品のLSI化を目ざす近年の傾
向に逆行するものである。

(3) 発明の目的 本発明は、このような従来の本題点に着目して
なされたもので、その目的は、メモリ制御装置の
ような優先順位の高い装置に対してはバスリクエ
スト線に対する監視を簡単は構成で行なえるよう
なバス制御方式を提供することにより、上記従来
の問題点を解決することである。

(4) 発明の構成 本発明は、上記目的を達成するために、マスタ
機能とスレーブ機能とを有する複数の装置間で、
アドレスとデータとを時分割で転送するバス線
と、転送されている情報を識別するためのタグ線
と、各装置に対応して設けられ、それぞれの装置
からのバスリクエスト信号が送給されるバスリク
エスト線とを有する同期式の双方向バスにおい
て、マスタ又はスレーブとして作動する上記複数
の装置のうち、バス使用に関して最も優先順位の
高い装置は、当該装置に対応するバスリクエスト
線に接続されたバス制御回路と、タグ線に接続さ
れたタグ回路とを有し、マスタとしての作動する
時はバス制御回路から対応するバスリクエスト線
に対してリクエスト信号を発する一方、スレーブ
としての作動時はタグ回路によつてタグ線を通じ
て他の装置のバスリクエスト状態を監視するよう
にしたことを要旨とするものである。以下、本発
明の実施例を添付の図面を参照にして説明する。

(5) 発明の実施例 第２図及び第３図は、本発明の一実施例に係る
バス制御方式を実施するための制御回路を示すも
のである。このうち第２図はバス制御回路の全体
構成図、第３図は本発明の要部であるタグ回路の
構成図である。

第２図において、双方向バスは、アドレス及び
データを時分割で転送するバス線１と、バス線１
を使つて転送される情報を識別するためのタグ線
２と、バスリクエスト線３とから成り、この双方
向バスにはマスタ機能とスレーブ機能とを有し、
バスを経由して相互にデータの転送を行なう複数
の装置Ｄ０，Ｄ１，…Dnが接続されている点は
上記従来例に係るバス制御回路と基本的に同様の
構成を有する。しかし、メモリ制御装置（バス使
用に関する優先順位が最も高い装置）Ｄ０は従来
と異なり、バスリクエスト線３のうち特定のバス
リクエスト線BR０にのみ接続され、このバスリ
クエスト線BR０に向けてバスリクエスト信号を
発送するバス制御回路１４と、信号線１８によつ
てタグ線２に接続されてバス線１に載せられた情
報を識別する一方、このタグ線２を用いて他の装
置Ｄ１，…Dnからの呼出し指令が発せられてい
るか否かを検知するタグ回路１７とを有してい
る。即ち、この制御回路において、メモリ制御装
置Ｄ０のバス制御回路１４は、マスタ作動用にバ
スリクエスト線BR０に接続された信号線１１を
有するのみで、スレーブ作動用の信号線（第１図
中符号１２に相当）は省略されている。またタグ
回路１７はメモリ制御装置Ｄ０がマスタとして作
動する時タグ線２に向けてタグ信号を発送すると
いう、他の装置Ｄ１，…Dnにおけるタグ回路１
７と同様の機能を有すると共に、メモリ制御装置
Ｄ０がスレーブとして作動する時タグ線２を通し
て呼出し指令の有無を検知する構成となつてい
る。このタグ回路１７は、タグ線２から信号線１
８を通して入力された信号を反転するナンドゲー
ト１９と、ナンドゲート１９及びバス制御回路１
４からの信号をセレクトするマルチプレクサ２０
と、マルチプレクサからの出力を保持するタグレ
ジスタ２１と、タグレジスタに保持された出力を
検知するバス要求監視回路２２と、メモリ制御装
置Ｄ０がマスタ作動をする際に、バス制御回路１
４からの指令に基づいてタグ線２上に識別情報を
送り出すドライバー２３とから成る。なおタグ線
２にはその終端回路Ｅとして抵抗器２４が接続さ
れ、バスが使用されていない時は信号“11”をタ
グ線２の上に発送している。

かかる構成を有するバス制御回路を使い、ｎ番
目の装置Dnがメモリ６へデータを書込む場合を
例にとつて説明する。その時のタイムチヤートが
第４図に示してある。

(1) クロツクタイミングＴ０における動作 先ず装置Dnはバスの使用権を得るため、最
初のクロツクタイミングＴ０において、バスリ
クエスト線BRnに向けたバスリクエスト信号
を発送すると共に、他の優先順位の高い装置が
バス使用を要求していないかチエツクする。こ
のタイミングＴ０においては装置Ｄ０，…Dn
のうちのいずれもがバスを使用していないた
め、バス線１及びタグ線２はHizの状態になつ
ている。またタグレジスタ２１はＴ０の一クロ
ツク前の状態が保持されているが、その時のタ
グ線２の状態（信号は何ら出されていない）が
“00”として保持されている。さらにデータレ
ジスタ（DTR：バス線上のデータを受けるレ
ジスタ）においては、未だデータがバス線１上
に載せられていないから、当該データレジスタ
（DTR）は無効となつている。

(2) クロツクタイミングＴ１における動作 装置Dnは、バスアービトレーシヨン回路１
０の作動によつてバスの使用権確保を認識する
と、バス線１上にアドレス及びコマンド情報を
発送すると共にタグ線２上にこのアドレス・コ
マンド情報を識別するためのタグ信号“01”を
発送する。タグレジスタ２１にはタイミングｔ
０におけるタグ線の状態（即ちHiz状態）が
“00”として保持されている。データレジスタ
（DRT）は、タイミングＴ０におけるバス線１
の状態がHiz状態にあり、データがバス線１上
に載せられていないから、無効となつている。

(3) クロツクタイミングＴ２における動作 装置Dnはバス線１上にライトデータを発送
すると共にこのライトデータを識別するための
タグ信号“10”をタグ線２上に発送する。この
タイミングＴ２において、タグレジスタ２１に
はタイミングＴ１におけるタグ線２上の信号
“01”がナンドゲート１９において反転され、
信号“10”として保持される。またデータレジ
スタ（DTR）には、タイミングＴ１において
バス線１上にアドレス・コマンド情報が載せら
れたのを受けて、このアドレス・コマンド情報
が保持されている。

なお、上記一連のクロツクタイミングＴ０，
Ｔ１，Ｔ２において、メモリ制御装置Ｄ０のタ
グ回路７内ではバス要求監視回路２２がタグレ
ジスタ２１の状態を常時検知することにより、
他の装置Ｄ１，…Dnによるバスの要求の有無
を監視している。どの装置もバスを使つていな
い場合、タグ線２はHiz状態になつているが、
最終端回路２４により論理“11”が出力されて
いるため、この信号はナンドゲート１９で反転
されタグレジスタ２１には信号“00”がセツト
される（Ｔ０及びＴ１のタイミング）。

そして、このタイミングＴ２において、タグ
レジスタ２１には“10”がセツトされるから、
メモリ制御装置Ｄ０はバス要求が存在すること
を認識する。そしてバスの内容を保持したデー
タレジスタ（DTR）の内容（メモリライトの
コマンドやメモリアドレスが保持されている）
に従いメモリ６を起動させる。

(4) クロツクタイミングＴ３における動作 前のタイミングＴ２においてライトデータが
バス線１上に発送されてしまつたから、バス線
１及びタグ線２はこの操作の開始前と同様Hiz
状態となり、装置Dnはメモリ６へのライト操
作完了の応答を持つ。一方、タグレジスタ２１
にはタイミングＴ２におけるタグ線２上の信号
“01”がナンドゲート１９で反転され、信号
“01”として保持される。またデータレジスタ
（DRT）には、タイミングＴ２のおいてバス線
１上にライトデータが載せられたのを受けて、
このライトデータが保持される。

さらにメモリ制御装置Ｄ０についてみると、
このメモリ制御装置Ｄ０はこのタイミングＴ３
においてタグレジスタ２１を検知することによ
りライトデータが送られて来たことを確認し、
メモリ６にそのデータを書込む。

(5) クロツクタイミングＴ４における動作 バス線１及びタグ線２は前のタイミングＴ３
のときと同様、Hiz状態となつている。タグレ
ジスタ２１にはタイミングＴ３におけるタグ線
２のHiz状態を受けて信号“00”が保持され
る。また、データレジスタ（DTR）はタイミ
ングＴ３におけるバス線１のHiz状態を受けて
無効となる。

一方、メモリ制御装置Ｄ０はバスリクエスト
線BR０に向けてバスリクエスト信号を発信し
た後、バス線１を使つて装置Dnにメモリ６へ
のデータ書込動作が完了したことを通知する。

以上で装置Dnがメモリ６へデータを書込む操
作が終了する。

このように、本発明では、優先順位の最も高い
装置はスレーブとして作動する場合タグ線２を監
視することによりバス要求の有無をチエツクする
ようにしたため、従来のバス制御装置に比較して
信号線の数を大幅に減らすことができる。

なお、この実施例においては、優先順位の最も
低い装置（仮に装置Dnとする）ではバスリクエ
スト回路９を省略してしまい、バスリクエスト信
号は発送しない様にしている。そして、この装置
DnはＴ０のタイミングで他の全ての装置Ｄ０，
…Dn−１のバスリクエスト信号をチエツクし、
上記他の装置のいずれもがバスリクエストを出し
ていなければバスの使用権があるものと判断し、
次のタイミングＴ１でアドレス・コマンド情報を
バス線１に向けて発送すると共にタグ信号をタグ
線２に向けて発送する。その後の動作は上記タイ
ミングごとに説明した動作と同様である。

(6) 発明の効果 以上説明したように、本発明によれば、マスタ
機能とスレーブ機能とを有しバスに接続された装
置のうち、最も優先順位の高い装置には当該装置
に対応するバスリクエスト線に接続されたバス制
御回路と、タグ線に接続されたタグ回路とを備
え、スレーブ作動時にはタグ線を監視することに
よつて他の装置によるバスリクエストの有無をチ
エツクするようにしたため、信号線及び信号ピン
の削減を図ることが可能となり、LSI化といつた
要請にも充分に対応することができる等、種々の
効果が得られる。

【図面の簡単な説明】

第１図は従来のバス制御方式を実施するための
回路を示す図、第２図は本発明のバス制御方式を
実施するための制御回路の一実施例を示す図、第
３図は第２図の制御回路に用いられるタグ回路の
一構成例を示す図、第４図は第２図の制御回路の
一使用例におけるタイムチヤートを示す図であ
る。 １……バス線、２……タグ線、３……バスリク
エスト線、４，１４……バス制御回路、５……メ
モリ制御回路、６……メモリ、７，１７……タグ
回路、８……データ送受信回路、９……バスリク
エスト回路、１０……バスアービトレーシヨン回
路、１９……ナンドゲート部、２１……タグレジ
スタ、２２……バス要求監視回路、２３……ドラ
イバー、Ｄ０，Ｄ１，…Dn……（マスタ、スレ
ーブ）。

Claims (1)

【特許請求の範囲】
1. １ マスタ機能とスレーブ機能とを有する複数の
   装置間で、アドレスとデータとを時分割で転送す
   るバス線と、転送されている情報を識別するため
   のタグ線と、各装置に対応して設けられそれぞれ
   の装置からのバスリクエスト信号が送給されるバ
   スリクエスト線とを有する同期式の双方向バスに
   おいて、マスタ又はスレーブとして択一的に作動
   する上記複数の装置のうちバス使用に関して最も
   優先順位の高い装置は、当該装置に対応するバス
   リクエスト線に接続されたバス制御回路と、タグ
   線に接続されたタグ回路とを有し、マスタとして
   の作動時はバス制御回路から対応するバスリクエ
   スト線に対してリクエスト信号を発する一方、ス
   レーブとしての作動時はタグ回路によつてタグ線
   を通じて他の装置のバスリクエスト状態を監視す
   るようにしたことを特徴とするバス制御方式。